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申请/专利权人：深圳市合信自动化技术有限公司

摘要：本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换，该可去时钟线高速并行总线同步逻辑设计，不需额外的时钟或选通信号连接，缩小了延时差异跳变窗口，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。

主权项：1.可去时钟线高速并行总线同步逻辑设计，其特征在于：包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换；所述逻辑设计方法包括：发送端将校验检错码附加进要发送的数据末，数据发送前将并行数据进行时钟嵌入编码，之后以尽可能少的延迟偏移差异发送并行数据，通信时钟线或选通线不需连接；接收端的数据线边沿检测部分并行检测并行总线各数据线的电平跳变，产生边沿跳变标志，各跳变标志经过时序约束和位置约束等时延地进入或门输入端，或门输出为1时使开关输出1，标志数据线跳变的起始，或门输出经过延时而成锁存触发信号，锁存触发信号置1后经过小延时复位开关输出，使用逻辑设计、时序约束和位置约束，产生不同延时的锁存触发信号组，从中选用在数据开始稳定之后置一的锁存触发信号，选用刚好稳定之后又留有一定的余量的锁存触发信号，利用时序约束的最大延迟和最小延迟来限定锁存触发信号组每一档的延时误差范围，利用位置约束来保证时序约束的每次综合编译的布线成功；总线数据并行同步锁存部分通过总线数据保存寄存器负责记录并行总线的信号，将已选择的锁存触发信号的上升沿作为的数据记录的触发，将经过发送端嵌入时钟编码的数据进行去时钟解码，即检测到数据位跳变则该数据位的数据为0，检测到数据位没有跳变则该数据位的数据为1，如果经过解码后，按顺序出现了0x5a、0xa5、0x00，则判断为接收到一个0xff的数据；通过使用CRC校验进行数据传输检错，发送端对数据进行多项式计算，并将得到校验码附在帧的后面，接收端对数据和校验码进行多项式计算，得出数据是否正确的结果，在初始化校对锁存触发延迟时，如果校验检测出数据传输有错误,则说明在数据还没稳定的时候进行了锁存，此时切换使用锁存触发延迟组里延迟更大的锁存触发信号。

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