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申请/专利权人：北京时代全芯存储技术股份有限公司

摘要：一种记忆体测试阵列及其测试方法，记忆体测试阵列包含第一记忆体阵列、第二记忆体阵列、及多个第一共用导电垫。第一记忆体阵列包含多条第一位元线及多条第一字元线。第二记忆体阵列与第一记忆体阵列相邻，且包含多条第二位元线及多条第二字元线。每个第一共用导电垫具有第一端及第二端，第一端及第二端分别耦接于第一位元线及第二位元线，或者分别耦接于第一字元线及第二字元线。本发明的记忆体测试阵列可以有效节省记忆体测试晶片的面积，并使测试过程更有效率。

主权项：1.一种记忆体测试阵列的测试方法，其特征在于，包含：提供记忆体测试阵列，包含：一第一记忆体阵列，包含多条第一位元线及多条第一字元线；一第二记忆体阵列与该第一记忆体阵列相邻，该第二记忆体阵列包含多条第二位元线及多条第二字元线；多个第一共用导电垫，各该第一共用导电垫具有一第一端及一第二端，该些第一共用导电垫位于该第一记忆体阵列与该第二记忆体阵列之间；多个第一导电垫耦接于该第一记忆体阵列，且该些第一导电垫及该些第一共用导电垫位于该第一记忆体阵列的相对两侧；多个第二导电垫耦接于该第二记忆体阵列，且该些第二导电垫及该些第一共用导电垫位于该第二记忆体阵列的相对两侧；该些第一共用导电垫的第一端及第二端分别耦接于该些第一位元线及该些第二位元线，该些第一导电垫分别耦接于该些第一字元线，该些第二导电垫分别耦接于该些第二字元线；或者该些第一共用导电垫的第一端及第二端分别耦接于该些第一字元线及该些第二字元线，该些第一导电垫分别耦接于该些第一位元线，该些第二导电垫分别耦接于该些第二位元线；以及使用一包含至少三排平行探针的探针卡，以该至少三排平行探针分别接触该些第一导电垫、该些第一共用导电垫及该些第二导电垫；经由一测试软件控制并传递一第一电信号至该些第一导电垫与该些第一共用导电垫，以测试该第一记忆体阵列；以及经由该测试软件控制并传递一第二电信号至该些第一共用导电垫及该些第二导电垫以测试该第二记忆体阵列。

全文数据：记忆体测试阵列及其测试方法技术领域本发明是有关于一种记忆体测试阵列及其测试方法。背景技术记忆体是用以储存数据或数据的半导体元件，主要可分为非挥发性记忆体与挥发性记忆体两种。随着科技的蓬勃发展，产业对于记忆体的需求也逐渐提升，例如高可靠度、高擦写次数、快速的储存速度以及大容量等。因此，半导体产业持续努力开发各种技术以缩减元件尺寸，并增加记忆体的元件密度。在现有技术中，如图1A所示，一片晶圆包含了多个标准记忆体产品晶片Cp1、Cp2、Cp4。为了进一步了解记忆体晶片里的记忆体元件的特性，会在晶圆中设置至少一个测试晶片TestChip，例如测试晶片Cp3，且其包含多个记忆体测试阵列A11、Ax1、A1y、Axy等。图1B为图1A中测试晶片Cp3的局部放大示意图。如图1B所示，记忆体测试阵列A11、A12、A21、A22中的每一个包含记忆元件阵列10，且记忆元件阵列10包含多个记忆元件，例如，每个记忆元件阵列10可以包含100个记忆元件。每个记忆元件阵列10具有各自的测试垫，可以存取到记忆元件阵列10里的各个单独记忆元件，以检测记忆元件的特性。以具有100个记忆元件的记忆元件阵列为例，其测试垫至少需包含10个字元信号垫如导电垫1A～1L及10个位元信号垫例如导电垫2A～2L，以存取到记忆元件阵列里的100个单独记忆元件，并检测其特性。为了取得更多的记忆元件数据，必须在测试晶片Cp3中设置更多的记忆元件。因此，如何在测试晶片Cp3的有限空间中容纳更多的记忆元件是目前待解决的技术问题之一。另外，在现有技术中，量测大量的记忆元件需要较久的测试时间，因此如何减少测式时间以提升测试效率，也是待解决的技术问题。发明内容根据本发明的各种实施方式，提供一种记忆体测试阵列，包含第一记忆体阵列、第二记忆体阵列以及多个第一共用导电垫。第一记忆体阵列包含多条第一位元线及多条第一字元线。第二记忆体阵列与第一记忆体阵列相邻，且第二记忆体阵列包含多条第二位元线及多条第二字元线。每个第一共用导电垫具有第一端及第二端，第一端及第二端分别耦接于第一位元线及第二位元线，或者分别耦接于第一字元线及第二字元线。根据本发明的某些实施方式，第一共用导电垫位于第一记忆体阵列与第二记忆体阵列之间。根据本发明的某些实施方式，记忆体测试阵列还包含多个第一导电垫耦接于第一记忆体阵列，以及多个第二导电垫耦接于第二记忆体阵列。第一导电垫及第一共用导电垫位于第一记忆体阵列的相对两侧，且第二导电垫及第一共用导电垫位于第二记忆体阵列的相对两侧。根据本发明的某些实施方式，第一导电垫耦接于第一字元线，第一共用导电垫耦接于第一位元线及第二位元线，且第二导电垫耦接于第二字元线。根据本发明的某些实施方式，第一导电垫耦接于第一位元线，第一共用导电垫耦接于第一字元线及第二字元线，且第二导电垫耦接于第二位元线。根据本发明的某些实施方式，记忆体测试阵列还包含第三记忆体阵列以及多个第二共用导电垫。第三记忆体阵列与第二记忆体阵列相邻，且包含多条第三位元线及多条第三字元线。多个第二共用导电垫位于第二记忆体阵列与第三记忆体阵列之间，其中每个第二共用导电垫具有第一端及第二端，第一端及第二端分别耦接于第二位元线及第三位元线，或者分别耦接于第二字元线及第三字元线。根据本发明的某些实施方式，记忆体测试阵列还包含多个第一导电垫及多个第三导电垫。第一导电垫耦接于第一记忆体阵列，且第一导电垫及第一共用导电垫位于第一记忆体阵列的相对两侧。第三导电垫耦接于第三记忆体阵列，且第三导电垫及第二共用导电垫位于第三记忆体阵列的相对两侧。根据本发明的某些实施方式，第一导电垫耦接于第一字元线，第三导电垫耦接于第三位元线，且第一共用导电垫耦接于第一位元线及第二位元线，第二共用导电垫耦接于第二字元线及第三字元线。根据本发明的某些实施方式，第一导电垫耦接于该些第一位元线，第三导电垫耦接于第三字元线，且第一共用导电垫耦接于第一字元线及第二字元线，第二共用导电垫耦接于第二位元线及第三位元线。根据本发明的各种实施方式，提供一种记忆体测试阵列，包含第一记忆体阵列及第二记忆体阵列。第一记忆体阵列包含多个第一位元接触垫及多个第一字元接触垫。第二记忆体阵列包含多个第二位元接触垫及多个第二字元接触垫。第一位元接触垫与第二位元接触垫共享，或第一字元接触垫与第二字元接触垫共享。根据本发明的各种实施方式，提供一种记忆体测试阵列的测试方法，包含提供上述记忆体测试阵列；使用包含至少三排平行探针的探针卡，以至少三排平行探针分别接触第一导电垫、第一共用导电垫及第二导电垫。之后，经由测试软件控制并传递第一电信号至第一导电垫及第一共用导电垫，以测试第一记忆体阵列。之后，经由测试软件控制并传递第二电信号至第二导电垫及第一共用导电垫以测试第二记忆体阵列。根据本发明的某些实施方式，第一电信号、第二电讯信号在时间轴上的测试时间不重复。根据本发明的各种实施方式，提供一种记忆体测试阵列的测试方法，包含提供上述记忆体测试阵列之后，使用包含至少四排平行探针的探针卡，以至少四排平行探针分别接触第一导电垫、第一共用导电垫、第二导电垫及第三导电垫。再经由测试软件控制并传递第一电信号至第一导电垫与第一共用导电垫，以测试第一记忆体阵列。再经由测试软件控制并传递第二电信号至第一共用导电垫与第二共用导电垫，以测试第二记忆体阵列。之后，经由测试软件控制并传递第三电信号至第二共用导电垫与第三导电垫以测试该第三记忆体阵列。根据本发明的某些实施方式，第一电信号、第二电讯信号与第三电信号在时间轴上的测试时间不重复。附图说明当读到随附的附图时，从以下详细的叙述可充分了解本揭露的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特征的尺寸可任意增加或减少。图1A绘示现有技术的记忆体产品晶片及测试晶片上视图；图1B为图1A中记忆体测试晶片的局部放大示意图；图2为根据本发明的某些实施方式绘示的记忆体测试阵列示意图；图3A为根据本发明的某些实施方式绘示的相变化记忆体阵列的示意图；图3B为根据本发明的某些实施方式绘示的相变化记忆体单元的示意图；图4为根据本发明的某些实施方式绘示的记忆体测试阵列示意图；图5为根据本发明的某些实施方式绘示的记忆体测试晶片上视示意图。具体实施方式以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。并且为求清楚说明，元件的大小或厚度可能夸大显示，并未依照原尺寸作图。此外，为简化图示起见，一些已知惯用的结构与元件在图示中将以简单示意的方式绘示。在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。图2为根据本发明的某些实施方式绘示的记忆体测试阵列100的示意图。请参考图2，记忆体测试阵列100包含第一记忆体阵列110、第二记忆体阵列130以及多个第一共用导电垫12A～12L。第二记忆体阵列130与第一记忆体阵列110相邻。在某些实施方式中，多个第一共用导电垫12A～12L位于第一记忆体阵列110及第二记忆体阵列130之间。上述的记忆体阵列110、130可以包含多个记忆体单元，且这些记忆体单元不限于特定的记忆体，其可以包含相变化记忆体PhaseChangeMemory；PCM、磁阻性记忆体MagnetoresistiveRandomAccessMemory；MRAM、电阻式记忆体ResistiveRandomAccessMemory；RRAM等等。也就是说本创造构想不限于记忆体的形态。为了说明方便，以下以相变化记忆体为例。图3A为根据本发明的某些实施方式绘示的相变化记忆体阵列的示意图。图3B为根据本发明的某些实施方式绘示的相变化记忆体单元20的示意图。在某些实施方式中，第一记忆体阵列110可以为如图3A所示的相变化记忆体阵列。以下将以图3A-3B为示例说明第一记忆体阵列110。请参考图3A-3B。第一记忆体阵列110可以包含多个相变化记忆体单元20、多条第一位元线BL例如，BL1～BL10及多条第一字元线WL例如，WL1～WL10。每个相变化记忆体单元20电性连接对应的一条字元线WL及一条位元线BL。在某些实施例中，字元线WL可以等电位连接至字元接触垫，位元线BL可以等电位连接至位元接触垫。相变化记忆体单元20可以为任何已知的相变化记忆单元。如图3B所示，相变化记忆体单元20可以包含电晶体T1及相变化记忆元件PCM，其中字元线WL连接电晶体T1的闸极，相变化记忆元件PCM连接位元线BL。在某些实施例中，第一记忆体阵列110可以包含10x10的相变化记忆体阵列，即包含100个相变化记忆体单元20。应了解到，图3A所示的相变化记忆体阵列仅为示例，本发明不限于此。在其他实施例中，第一记忆体阵列110可以包含任意数量的相变化记忆体单元20。在其他实施方式中，第一记忆体阵列110也可以包含其他形式的记忆体阵列及记忆体单元。请继续参考图2。在某些实施方式中，第二记忆体阵列130可以与第一记忆体阵列110相同或相似。也就是说，在某些实施例中，第二记忆体阵列130可以为图3A所示的相变化记忆体阵列，且包含多个相变化记忆体单元20、多条第二位元线BL及多条第二字元线WL。更详细的说，第二记忆体阵列130可以包含与第一记忆体阵列110相同数量的记忆体单元、相同数量的位元线及字元线。在其他实施方式中，第二记忆体阵列130也可以为其他形式的记忆体阵列。多个第一共用导电垫12A～12L分别具有第一端121及第二端122。在某些实施方式中，第一端121可以耦接于第一记忆体阵列110的第一位元线BL，第二端122可以耦接于第二记忆体阵列130的第二位元线BL。在其他实施方式中，第一端121可以耦接于第一记忆体阵列110的第一字元线WL，第二端122可以耦接于第二记忆体阵列130的第二字元线WL。详细的说，在某些实施方式中，第一共用导电垫12L的第一端121可以通过导线210等电位连接至第一记忆体阵列110中对应的一条第一位元线BL，且其第二端122可以通过导线220等电位连接至第二记忆体阵列130中对应的一条第二位元线BL。或者，在其他实施方式中，第一共用导电垫12L的第一端121可以通过导线210等电位连接至第一记忆体阵列110中对应的一条第一字元线WL，且其第二端122可以通过导线220等电位连接至第二记忆体阵列130中对应的一条第二字元线WL。请继续参考图2。在某些实施方式中，记忆体测试阵列100还包含多个第一导电垫11A～11L及多个第二导电垫13A～13L。如图2所示，第一导电垫11A～11L中的每一个耦接于第一记忆体阵列110，且第一导电垫11A～11L及第一共用导电垫12A～12L位于第一记忆体阵列110的相对两侧。第二导电垫13A～13L中的每一个耦接于第二记忆体阵列130，且第二导电垫13A～13L及第一共用导电垫12A～12L位于第二记忆体阵列130的相对两侧。在某些实施方式中，第一导电垫11A～11L可以耦接于第一记忆体阵列110中对应的第一字元线WL，第一共用导电垫12A～12L耦接于第一记忆体阵列110中对应的第一位元线BL及第二记忆体阵列130中对应的第二位元线BL，且第二导电垫13A～13L耦接于第二记忆体阵列130中对应的第二字元线WL。在其他实施方式中，第一导电垫11A～11L可以耦接于第一记忆体阵列110中对应的第一位元线BL，第一共用导电垫12A～12L耦接于第一记忆体阵列110中对应的第一字元线WL及第二记忆体阵列130中对应的第二字元线WL，且第二导电垫13A～13L耦接于第二记忆体阵列130中对应的第二位元线BL。详细地说，第一记忆体阵列110中的每一条第一位元线BL可以分别通过导线212等电位连接至第一导电垫11A～11L中对应的一个。例如，第一位元线BL10可以等电位连接至第一导电垫11L。第一记忆体阵列110的每一条第一字元线WL可以分别通过导线210等电位连接至第一共用导电垫12A～12L中对应的一个的第一端121。例如，第一字元线WL10等电位连接至第一共用导电垫12L。类似地，第二记忆体阵列130中的每一条第二位元线BL可以分别通过导线232等电位连接至第二导电垫13A～13L中对应的一个。例如，第二位元线BL10等电位连接至第二导电垫13L。第二记忆体阵列130的每一条第二字元线WL可以分别通过导线220等电位连接至第一共用导电垫12A～12L中对应的一个的第二端122。例如，第二字元线WL10等电位连接至第一共用导电垫12L。也就是说，第一共用导电垫12A～12L可以同时等电位连接第一记忆体阵列110对应的一条第一字元线WL及第二记忆体阵列130对应的一条第二字元线WL。例如，第一共用导电垫12L同时等电位连接第一记忆体阵列110的第一字元线WL10及第二记忆体阵列130的第二字元线WL10。在某些实施方式中，记忆体测试阵列100还可以包含其他元件。例如，虚拟共用导电垫。在其他实施方式中，第一记忆体阵列110包含多个第一位元接触垫及多个第一字元接触垫，第二记忆体阵列130包含多个第二位元接触垫及多个第二字元接触垫。在某些实施例中，每个第一位元接触垫可以分别等电位连接至第一位元线BL1～BL10中对应的一个，并且每个第一字元接触垫可以分别等电位连接至第一字元线WL1～WL10中对应的一个。在某些实施例中，每个第二位元接触垫可以分别等电位连接至第二位元线BL1～BL10中对应的一个，并且每个第二字元接触垫可以分别等电位连接至第二字元线WL1～WL10中对应的一个。在某些实施例中，第一位元接触垫与第二位元接触垫共享。在其他实施例中，第一字元接触垫与第二字元接触垫共享。应了解到，图2中绘示的第一导电垫11A～11L、第一共用导电垫12A～12L及第二导电垫13A～13L的数量及大小仅为示例，本发明不限于此。可依第一记忆体阵列110及第二记忆体阵列130中所包含的记忆体单元个数对应设置第一导电垫11A～11L、第一共用导电垫12A～12L及第二导电垫13A～13L。图4为根据本发明的某些实施方式绘示的记忆体测试阵列200的示意图。记忆体测试阵列200与图2所示的记忆体测试阵列100中具有相同元件编号的元件可以相同或相似。因此，以下将不再赘述记忆体测试阵列200中的第一记忆体阵列110、第一共用导电垫12A～12L及第二记忆体阵列130所包含的元件及其连接关系。如图4所示，记忆体测试阵列200还包含第三记忆体阵列150及第二共用导电垫14A～14L。第三记忆体阵列150与第二记忆体阵列130相邻。第三记忆体阵列150可以与第一记忆体阵列110及第二记忆体阵列130相同或相似。也就是说，在某些实施方式中，第三记忆体阵列150可以为图3A所示的相变化记忆体阵列，包含多个相变化记忆体单元20绘示于图3B、多条第三位元线BL及多条第三字元线WL。更详细的说，第三记忆体阵列150可以包含与第一记忆体阵列110及第二记忆体阵列130相同数量的记忆体单元、相同数量的位元线及字元线。在其他实施方式中，第三记忆体阵列150也可以为其他形式的记忆体阵列。如图4所示，多个第二共用导电垫14A～14L位于第二记忆体阵列130与第三记忆体阵列150之间，且第二共用导电垫14A～14L中的每一个具有第一端141及第二端142。在某些实施方式中，第二共用导电垫14A～14L的第一端141可以耦接于第二记忆体阵列130的第二位元线BL，第二端142可以耦接于第三记忆体阵列150的第三位元线BL。在其他实施方式中，第一端141可以耦接于第二记忆体阵列130的第二字元线WL，第二端142可以耦接于第三记忆体阵列150的第三字元线WL。详细地说，在某些实施方式中，第二共用导电垫14A～14L的第一端141可以分别通过导线230等电位连接至第二记忆体阵列130对应的一条第二位元线BL，且第二端142可以通过导线240分别等电位连接至第三记忆体阵列150对应的一条第三位元线BL。或者，在其他实施方式中，第二共用导电垫14A～14L的第一端141可以分别通过导线230等电位连接至第二记忆体阵列130对应的一条第二字元线WL，且其第二端142可以分别通过导线240等电位连接至第三记忆体阵列150对应的一条第三字元线WL。请继续参考图4。在某些实施方式中，记忆体测试阵列200还包含多个第一导电垫11A～11L及多个第三导电垫15A～15L。第一导电垫11A～11L及第一共用导电垫12A～12L位于第一记忆体阵列110的相对两侧。第三导电垫15A～15L耦接于第三记忆体阵列150，并且第三导电垫15A～15L及第二共用导电垫14A～14L位于第三记忆体阵列150的相对两侧。在某些实施方式中，每个第一导电垫11A～11L可以通过导线212等电位连接第一记忆体阵列110的一个对应的第一字元线WL。第一共用导电垫12A～12L通过导线210等电位连接第一记忆体阵列110的一个对应的第一位元线BL，且通过导线220等电位连接第二记忆体阵列130的一个对应的第二位元线BL。第二共用导电垫14A～14L通过导线230等电位连接第二记忆体阵列130的一个对应的第二字元线WL，且通过导线240等电位连接第三记忆体阵列150的一个对应的第三字元线WL。每个第三导电垫15A～15L通过导线252等电位连接第三记忆体阵列150的一个对应的第三位元线BL。在其他实施方式中，每个第一导电垫11A～11L可以通过导线212等电位连接第一记忆体阵列110的一个对应的第一位元线BL。第一共用导电垫12A～12L通过导线210等电位连接第一记忆体阵列110的一个对应的第一字元线WL，且通过导线220等电位连接第二记忆体阵列130的一个对应的第二字元线WL。第二共用导电垫14A～14L通过导线230等电位连接第二记忆体阵列130的一个对应的第二位元线BL，且通过导线240等电位连接第三记忆体阵列150的一个对应的第三位元线BL。每个第三导电垫15A～15L通过导线252等电位连接第三记忆体阵列150的一个对应的第三字元线WL。值得注意的是，在记忆体测试阵列200中，第二记忆体阵列130的相对两侧为多个第一共用导电垫12A～12L及多个第二共用导电垫14A～14L。也就是说，第二记忆体阵列130中的第二位元线BL1～BL10可以通过导线220等电位连接至第一共用导电垫12A～12L中对应的一个，再进一步等电位连接至第一记忆体阵列110的第一位元线BL1～BL10。并且，第二记忆体阵列130中的第二字元线WL1～WL10可以通过导线230等电位连接至第二共用导电垫14A～14L中对应的一个，再进一步等电位连接至第三记忆体阵列150的第三字元线WL1～WL10。这种共用导电垫的概念可以继续延伸，并不限于图2及图4所示的记忆体测试阵列100及200。详细的说，可以在相邻的两个记忆体阵列之间设置共用导电垫以将其位元线等电位连接，或者将其字元线等电位连接。图5为根据本发明的某些实施方式绘示的记忆体测试晶片300的上视示意图。记忆体测试晶片300可以包含多个记忆体测试阵列100。在某些实施方式中，相邻的两个记忆体测试阵列100之间具有间距D1。在某些实施例中，间距D1可以为约10-50微米。例如为约10、15、20、25、30、35、40、45或50微米。应了解到，虽然图5仅绘示4个记忆体测试阵列100，但本发明不限于此。可以依据记忆体测试晶片300的尺寸设置多个记忆体测试阵列100。在其他实施方式中，记忆体测试晶片300也可以包含多个如图4所示的记忆体测试阵列200。通过在相邻的记忆体阵列例如，第一记忆体阵列110及第二记忆体阵列130之间设置共用导电垫的设计，可以有效节省记忆体测试晶片300的面积。也就是说，在固定面积的记忆体测试晶片300中，可以容纳更多的记忆体单元以供测试。本发明的另一态样在于提供一种记忆体测试阵列的测试方法。请先参考图2，记忆体测试阵列100的测试方法包含使用包含至少两排平行探针的探针卡，将此探针卡下压接触第一导电垫11A～11L及第一共用导电垫12A～12L，并传递第一电信号至第一导电垫11A～11L及第一共用导电垫12A～12L以测试第一记忆体阵列110。接着，升起此探针卡，再移动、对准并下压探针卡使其接触第一共用导电垫12A～12L及第二导电垫13A～13L，并传递第二电信号至第二导电垫13A～13L及第一共用导电垫12A～12L以测试第二记忆体阵列130。在某些实施例中，可以通过上述方法测试第一记忆体阵列110及第二记忆体阵列130中每个记忆体单元的特性。例如，测试第一记忆体阵列110及第二记忆体阵列130中每个相变化记忆体单元20的电阻。请继续参考图2，在其他实施方式中，记忆体测试阵列100的测试方法包含使用包含三排平行探针的探针卡，将探针卡下压使其接触第一导电垫11A～11L、第一共用导电垫12A～12L及第二导电垫13A～13L。经由测试软件控制并传递第一电信号至第一导电垫11A～11L、第一共用导电垫12A～12L以测试第一记忆体阵列110。在测完第一记忆体阵列110，经测试软件切换后，经由测试软件控制并传递第二电信号至第二导电垫13A～13L、第一共用导电垫12A～12L以测试第二记忆体阵列130。因此，不必移动探针卡即可测试第一记忆体阵列110及第二记忆体阵列130中每个记忆体单元的特性，如此可以减少测试时间。在某些实施方式中，第一电信号及第二电讯信号在时间轴上的测试时间不重复请参考图4，类似地，在某些实施方式中，记忆体测试阵列200的测试方法包含使用至少两排平行探针的探针卡下压接触第一导电垫11A～11L及第一共用导电垫12A～12L，并传递第一电信号至第一导电垫11A～11L及第一共用导电垫12A～12L以测试第一记忆体阵列110。接着升起探针卡，移动并下压接触第一共用导电垫12A～12L及第二共用导电垫14A～14L，并传递第二电信号至第一共用导电垫12A～12L及第二共用导电垫14A～14L以测试第二记忆体阵列130。之后再升起探针卡，移动并下压接触第二共用导电垫14A～14L及第三导电垫15A～15L，并传递第二电信号至第二共用导电垫14A～14L及第三导电垫15A～15L以测试第三记忆体阵列150。如此，可以测试第一记忆体阵列110、第二记忆体阵列130及第三记忆体阵列150中每个记忆体单元的特性。因此在检测记忆体测试阵列200里的三个记忆体阵列时，探针卡需要三次的下压以及两次的升起与位移。在其他实施方式中，记忆体测试阵列200的测试方法包含使用至少四排平行探针的探针卡下压接触第一导电垫11A～11L、第一共用导电垫12A～12L、第二共用导电垫14A～14L及第三导电垫15A～15L后，首先经由测试软件控制并传递第一电信号至第一导电垫11A～11L与第一共用导电垫12A～12L，以测试第一记忆体阵列110，然后经由软件的控制，传递第二电信号至第一共用导电垫12A～12L与第二共用导电垫14A～14L，以测试第二记忆体阵列130。最后再经由软件的控制，传递第三电信号至第二共用导电垫14A～14L与第三导电垫15A～15L，以测试第三记忆体阵列150。因此，不必移动探针卡即可测试第一记忆体阵列110、第二记忆体阵列130及第三记忆体阵列150中每一个记忆体单元的特性，可节省探针卡两次升起与位移的时间。在某些实施方式中，第一电信号、第二电讯信号与第三电信号在时间轴上的测试时间不重复。如上所述，根据本发明的实施方式，在相邻的记忆体阵列之间设置共用导电垫以等电位连接其位元线或其字元线。本发明具有共用导电垫的记忆体测试阵列与现有的记忆体测试阵列相比，可以有效节省记忆体测试晶片的面积。也就是说，在记忆体晶片中可以容纳更多的记忆体单元以供测试。此外，通过此共用导电垫的设计，并搭配探针卡进行测试，可以节省测试时间使测试过程更有效率，并且可以减少探针的磨耗。虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

权利要求：1.一种记忆体测试阵列，其特征在于，包含：一第一记忆体阵列，包含多条第一位元线及多条第一字元线；一第二记忆体阵列与该第一记忆体阵列相邻，该第二记忆体阵列包含多条第二位元线及多条第二字元线；以及多个第一共用导电垫，各该第一共用导电垫具有一第一端及一第二端，该些第一端及该些第二端分别耦接于该些第一位元线及该些第二位元线，或者该些第一端及该些第二端分别耦接于该些第一字元线及该些第二字元线。2.根据权利要求1所述的记忆体测试阵列，其特征在于，该些第一共用导电垫位于该第一记忆体阵列与该第二记忆体阵列之间。3.根据权利要求2所述的记忆体测试阵列，其特征在于，还包含：多个第一导电垫耦接于该第一记忆体阵列，且该些第一导电垫及该些第一共用导电垫位于该第一记忆体阵列的相对两侧；以及多个第二导电垫耦接于该第二记忆体阵列，且该些第二导电垫及该些第一共用导电垫位于该第二记忆体阵列的相对两侧。4.根据权利要求3所述的记忆体测试阵列，其特征在于，该些第一导电垫耦接于该些第一字元线，该些第一共用导电垫耦接于该些第一位元线及该些第二位元线，且该些第二导电垫耦接于该些第二字元线。5.根据权利要求3所述的记忆体测试阵列，其特征在于，该些第一导电垫耦接于该些第一位元线，该些第一共用导电垫耦接于该些第一字元线及该些第二字元线，且该些第二导电垫耦接于该些第二位元线。6.根据权利要求1所述的记忆体测试阵列，其特征在于，还包含：一第三记忆体阵列与该第二记忆体阵列相邻，该第三记忆体阵列包含多条第三位元线及多条第三字元线；以及多个第二共用导电垫，位于该第二记忆体阵列与该第三记忆体阵列之间，其中各该第二共用导电垫具有一第一端及一第二端，该些第一端及该些第二端分别耦接于该些第二位元线及该些第三位元线，或者该些第一端及该些第二端分别耦接于该些第二字元线及该些第三字元线。7.根据权利要求6所述的记忆体测试阵列，其特征在于，还包含：多个第一导电垫耦接于该第一记忆体阵列，且该些第一导电垫及该些第一共用导电垫位于该第一记忆体阵列的相对两侧；以及多个第三导电垫耦接于该第三记忆体阵列，且该些第三导电垫及该些第二共用导电垫位于该第三记忆体阵列的相对两侧。8.根据权利要求7所述的记忆体测试阵列，其特征在于，该些第一导电垫耦接于该些第一字元线，该些第三导电垫耦接于该些第三位元线，且该些第一共用导电垫耦接于该些第一位元线及该些第二位元线，该些第二共用导电垫耦接于该些第二字元线及该些第三字元线。9.根据权利要求7所述的记忆体测试阵列，其特征在于，该些第一导电垫耦接于该些第一位元线，该些第三导电垫耦接于该些第三字元线，且该些第一共用导电垫耦接于该些第一字元线及该些第二字元线，该些第二共用导电垫耦接于该些第二位元线及该些第三位元线。10.一种记忆体测试阵列，其特征在于，包含：一第一记忆体阵列，包含多个第一位元接触垫及多个第一字元接触垫；以及一第二记忆体阵列，包含多个第二位元接触垫及多个第二字元接触垫；其中，该些第一位元接触垫与该些第二位元接触垫共享，或该些第一字元接触垫与该些第二字元接触垫共享。11.一种记忆体测试阵列的测试方法，其特征在于，包含：提供如权利要求3所述的记忆体测试阵列；以及使用一包含至少三排平行探针的探针卡，以该至少三排平行探针分别接触该些第一导电垫、该些第一共用导电垫及该些第二导电垫；经由一测试软件控制并传递一第一电信号至该些第一导电垫与该些第一共用导电垫，以测试该第一记忆体阵列；以及经由该测试软件控制并传递一第二电信号至该些第一共用导电垫及该些第二导电垫以测试该第二记忆体阵列。12.根据权利要求11所述的记忆体测试阵列的测试方法，其特征在于，该第一电信号、该第二电讯信号在时间轴上的测试时间不重复。13.一种记忆体测试阵列的测试方法，其特征在于，包含：提供如权利要求7所述的记忆体测试阵列；使用一包含至少四排平行探针的探针卡，以该至少四排平行探针分别接触该些第一导电垫、该些第一共用导电垫、该些第二共用导电垫及该些第三导电垫；经由一测试软件控制并传递一第一电信号至该些第一导电垫与该些第一共用导电垫，以测试该第一记忆体阵列；经由该测试软件控制并传递一第二电信号至该些第一共用导电垫与该些第二共用导电垫，以测试该第二记忆体阵列；以及经由该测试软件控制并传递一第三电信号至该些第二共用导电垫与该些第三导电垫以测试该第三记忆体阵列。14.根据权利要求13所述的记忆体测试阵列的测试方法，其特征在于，该第一电信号、该第二电讯信号与该第三电信号在时间轴上的测试时间不重复。

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