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申请/专利权人：电子科技大学

摘要：本发明公开了一种低资源消耗的雷达宽带IQ信号卷积处理系统，属于信号处理领域。该系统包括：IQ卷积预处理模块、多相卷积预处理模块、多相卷积器模块、多相卷积后处理模块、IQ卷积后处理模块。本发明高效地利用乘法器资源，能够有效处理宽带IQ路信号的卷积；首先将IQ路卷积转化为实数卷积，减少了乘法器资源消耗；其次对多相卷积进行优化，进一步减少乘法器资源消耗；最后卷积器模块使用专用级联走线级联乘法器，减少走线，且能够根据输入信号的变化实时调整延时，使用门控时钟，降低功耗。具有的效果包括，在八相IQ信号卷积中，与常规方法相比，本发明能够节约68%左右的乘法器资源消耗。

主权项：1.一种低资源消耗的雷达宽带IQ信号卷积处理系统，其特征在于，该卷积处理系统依次包括：IQ卷积预处理模块、多相卷积预处理模块、多相卷积器模块、多相卷积后处理模块、IQ卷积后处理模块；所述IQ卷积预处理模块的处理方法为：将IQ路基带信号输入转化为三路实数输出；将IQ路系统函数转化为三路实数输出；其中，分别表示为基带信号的同相分量和正交分量，分别表示为系统函数的同相分量和正交分量，表示虚数单位；多相卷积预处理模块的处理方法为：根据快速FIR算法，对IQ卷积预处理输出的6路信号进行多相卷积预处理，在多相卷积器模块与多相卷积预处理模块之间设置寄存器组或RAM，以消除信号在时域上的影响；对相位数为的实数信号卷积输出向量形式，其结构为： ；其中，为预处理操作的矩阵形式，为后处理操作的矩阵形式，为实数系统函数输入的矩阵形式，为实数基带信号输入的向量形式，为相位数，上标撇号是指该信号的经过相位处理；系统函数处理为，其中， ； 表示矩阵的克罗内克积，为系统函数的初始输入；预处理操作矩阵表示为： ； ； ；其中，与分别表示单位矩阵和零矩阵，它们右下角标代表维度，z表示延时，其它矩阵为推算过程的中间变量；相实数信号，经多相卷积预处理后共有路信号；多相卷积器模块的处理方法为：多相卷积预处理模块的输出接入到个卷积器中；卷积器中乘法器资源以脉动型乘累加结构级联，并使用专用级联走线；卷积器中采用脉内IQ基带信号作为系数来做卷积，使用寄存器组或RAM存储脉内数据，并记录存入的点数情况；采用赛灵思器件的乘法器资源DSP48E2Slice做卷积处理，DSP48E2Slice片内有着A，B，CARRYIN三路常规数据输入通道，还有ACIN,BCIN,PCIN三路级联专用数据输入通道；输出有着CARRYOUT，P两路常规数据输出通道，也有ACOUT，BCOUT，PCOUT三路级联专用数据输出通道；通过调整模式选择常规通道还是级联专用通道，"DIRECT"模式代表常规通道，"CASCADE"模式代表级联专用通道；为了减少DSP内部Booth编码逻辑功耗，使脉内IQ路基带信号走片内的数据B通道，设其通道为"DIRECT"模式；使IQ路系统函数走乘法器的数据A通道，级联结构中的首个乘法器的A通道设为"DIRECT"模式,后续乘法器的A通道设其为"CASCADE"模式；将级联结构每一级的乘累加结果通过PCOUT、PCIN级联；根据记录的脉内IQ基带信号点数情况，实时调整卷积器输出哪一级乘法器的P端口，且此级乘法器之后级联的乘法器未被使用，则关闭其内部寄存器时钟使能；多相卷积后处理模块的处理方法为：将多相卷积器模块中个卷积器的输出接入到多相卷积后处理模块，转化为三路相实数信号；IQ卷积后处理模块的处理方法为：将多相卷积后处理模块输出的三路相实数信号、、、接入到IQ卷积后处理模块，转化为相，信号输出。

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