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申请/专利权人：李德芯智视觉科技(上海)有限公司
摘要：本发明公开了一种超高速矩形框合并的方法及系统，属于矩形框合并系统技术领域，在FPGA平台实现，在300MHz的运行频率下处理图7的测试图样，系统中使用64个合并比较单元，运行时间与速率评估：系统在每1024个周期接收最多一行内896个矩形框，且最大输出64个独立矩形框，由此，系统可以在1秒内最大处理2.625亿个矩形框，并且可以输出1875万个合并后的独立矩形框。完全满足高速工业产线中数十万待合并矩形框的需求。
主权项：1.一种超高速矩形框合并的方法，其特征在于：包括如下步骤：步骤一：系统初始化，清零所有寄存器和计数器数据；步骤二：每当合并比较单元接收到一个输入矩形框时，检查当前合并比较寄存器是否为空；步骤三：对输入的矩形框数据进行有效性判断；步骤四：比较接收到的矩形框的坐标尺寸与合并比较单元中寄存器存储的矩形框的坐标和尺寸；步骤五：以流水线的方式将上一级输出的矩形框输入给下一级合并比较单元，准备与下一级的合并比较单元的寄存器进行比较；步骤六：当合并比较流程结束后，执行更新输出比较寄存器操作；步骤七：系统执行更新操作时，将有效矩形框传输至流水线式合并比较单元链的第一个合并比较单元；步骤八：系统执行输出操作，输出有效的独立唯一矩形框；步骤九：重复将旧寄存器中的数据传输至下一级，直至更新输出单元。
全文数据：
权利要求：
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