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申请/专利权人：美光科技公司
摘要：本发明揭示用于半导体存储器中的时钟调平的设备及方法。在实例设备中，延时控制电路经配置以在第一及第二模式中基于延时信息及系统时钟提供具有一时序的有效第一控制信号。时钟调平控制电路经配置以响应于有效第一控制信号在第一时钟的时钟转变处而在所述第一模式中提供有效第二控制信号，且进一步经配置以响应于所述有效第一控制信号在第二时钟的转变处而在所述第二模式中提供时钟调平反馈。读取时钟电路经配置以响应于所述有效第二控制信号而提供多相时钟。串行器电路经配置以基于来自所述读取时钟电路的所述多相时钟使数据串行化以串行地提供所述数据。
主权项：1.一种存储器，其包括：模式寄存器，其经配置以编程有用于设置时钟调平模式的信息且编程有延时信息；时钟分频器电路，其经配置以接收数据时钟且基于所述数据时钟提供多个时钟；延时控制电路，其经配置以接收所述延时信息且进一步经配置以提供第一控制信号，所述延时控制电路经配置以至少部分基于所述延时信息及系统时钟提供具有一时序的有效第一控制信号；时钟调平控制电路，其经配置以接收所述多个时钟中的第一及第二时钟且接收所述第一控制信号，所述时钟调平控制电路经配置用于存取操作以响应于有效第一控制信号在所述第一时钟的时钟转变处而提供有效第二控制信号且进一步经配置用于所述时钟调平模式以响应于所述有效第一控制信号在所述第二时钟的转变处而提供时钟调平反馈，其中所述时钟调平反馈指示所述数据时钟及所述系统时钟的相对时序；读取时钟电路，其经配置以从所述时钟调平控制电路接收所述第二控制信号且从所述时钟分频器电路接收所述多个时钟，所述读取时钟电路进一步经配置以在响应于所述有效第二控制信号而激活时提供所述多个时钟；及串行器电路，其经配置以并行地接收内部数据且布置响应于来自所述读取时钟电路的所述多个时钟而串行地提供的所述内部数据。
全文数据：
权利要求：
百度查询： 美光科技公司 用于半导体存储器中的时钟调平的设备及方法
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