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申请/专利权人：浙江大学
摘要：本发明提供了一种基于SRAM的无进位乘法存算阵列，包括m×m个基于SRAM构造的存算单元和N×m个异或树；同一行所述存算单元输入的乘数生成的单比特流是相同的，每一行存算单元同时输入乘数生成的N个单比特流，每一列存算单元在一个计算周期内输出N×m个计算结果值，所述N×m个计算结果值作为N个m输入的异或树的输入数据，通过异或树的计算最终得到N个单比特计算结果，所述无进位乘法存算阵列最终得到N×m个单比特数据计算结果。本发明通过结合存内计算技术，大幅度提升了无进位乘法计算的效率；利用与非门代替与门完成无进位乘法所需要的相与操作，进一步减少了所需要使用的晶体管数量，降低了计算所需的功耗与资源使用。
主权项：1.一种基于SRAM的无进位乘法存算阵列，其特征在于，包括m列基于SRAM构造的存算单元组和m列异或树组；所述存算单元组由m个存算单元组成，所述异或树组由N个异或树组成；m为大于等于2的整数，N＝1,2,4,8,…2q，q为自然数；每个所述存算单元由一个SRAM与N个二输入与非门组成，所述SRAM输出所储存的被乘数的一比特信息；所述SRAM的输出分别作为N个二输入与非门的其中一个输入端的输入，N个二输入与非门的另一个输入端分别输入由乘数生成的N个单比特流；N个二输入与非门分别输出两个输入相与非的结果，即输出N个单比特二进制数；第j列存算单元组的每个存算单元输出的N个单比特二进制数分别输入到第j列异或树组的每个异或树中，j＝1,2,…,m，每个异或树共接收m个单比特二进制数，输出为所述m个单比特二进制数相互异或的单比特二进制数结果；每一列存算单元在一个计算周期内输出N×m个单比特二进制数，所述N×m个单比特二进制数作为N个m输入的异或树的输入数据，通过异或树的计算最终得到N个单比特计算结果，m列所述存算单元组共得到N×m个单比特计算结果；在一个计算周期内，所述无进位乘法存算阵列最终得到N×m个单比特数据计算结果。
全文数据：
权利要求：
百度查询： 浙江大学 一种基于SRAM的无进位乘法存算阵列
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