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申请/专利权人：芯行纪科技有限公司
摘要：本申请提供一种用于优化数字逻辑电路的方法、计算机设备及存储介质。该方法通过与布尔逻辑网络对应的动态森林，确定动态森林中的到达时间增加的第一节点，根据第一节点，在动态森林中确定以第一节点为根节点的第一动态树，根据第一动态树的叶子节点以及该叶子节点的输出边的传输延迟，确定布尔逻辑网络中的第二节点，响应于第二节点在动态森林中存在对应的第三节点，根据第三节点得到时序裕量，并基于时序裕量对数字逻辑电路进行优化。该方法通过动态森林中的动态树来表征布尔逻辑网络中到达时间受到影响的节点，避免了布尔逻辑网络中的节点改动后需要重复遍历布尔逻辑网络的问题，进而可以大幅缩短EDA工具对电路进行分析和优化的时间。
主权项：1.一种用于优化数字逻辑电路的方法，包括：获取所述数字逻辑电路对应的布尔逻辑网络；获取所述布尔逻辑网络对应的动态森林，所述动态森林包括多个动态树；确定所述动态森林的第一节点，所述第一节点为到达时间增加的节点；根据所述第一节点，在所述动态森林中确定以所述第一节点为根节点的第一动态树；获取所述第一动态树的叶子节点；根据所述叶子节点和所述叶子节点在布尔逻辑网络中对应的输出边的传输延迟，确定所述布尔逻辑网络中的第二节点；响应于所述第二节点在所述动态森林中存在对应的第三节点，根据所述第三节点得到时序裕量，并基于所述时序裕量对所述数字逻辑电路进行优化。
全文数据：
权利要求：
百度查询： 芯行纪科技有限公司 用于优化数字逻辑电路的方法、计算机设备及存储介质
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