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申请/专利权人：重庆邮电大学

摘要：本发明涉及一种用于GaN半桥驱动芯片的高抗噪、低延时电平移位电路，属于集成电路中电源管理技术领域。该电路通过额外增加一条浮动电源轨VDDH到地的通路，去模拟电平移位电路中浮动电源轨电压突变时，带来的噪声的影响。该方案理论上可以实现非常好的抗噪能力，只增加了六个PMOS管，一个NLDMOS，一个反向器，结构简单。

主权项：1.一种用于GaN半桥驱动芯片的高抗噪、低延时电平移位电路，其特征在于，包括第一PMOS管MP1～第十四PMOS管MP14、第一NMOS管MN1～第七NMOS管MN7、第一电阻R1、第二电阻R2、第一NLDMOS管LD1～第三NLDMOS管LD3，以及第一反相器INV1～第五反相器INV5；第一NLDMOS管LD1和第二NLDMOS管LD2的栅极分别接低压窄脉冲信号，其源极接地，漏极分别接第一PMOS管MP1、第七PMOS管MP7的漏极；第三NLDMOS管LD3栅极和源极接地，漏极接第十三PMOS管MP13的漏极；第一NMOS管MN1的栅极、源极接浮动地VSW，漏极接第一NLDMOS管LD1的漏极；第二NMOS管MN2的源极接浮动地VSW，栅极和漏极接短接，且通过第一电阻R1接浮动地VSW；第三NMOS管MN3的栅极接第二NMOS管MN2的栅极，源极接浮动地VSW，漏极接第十一PMOS管MP11的漏极；第四NMOS管MN4的栅极接第五NMOS管MN5的栅极，源极接浮动地VSW，漏极接第十PMOS管MP10的漏极；第五NMOS管MN5的栅极、漏极短接，且通过第二电阻R2接浮动地VSW，源极接浮动地VSW；第六NMOS管MN6的栅极、源极接浮动地VSW，漏极接第二NLDMOS管LD2的漏极；第七NMOS管MN7的栅极、源极接浮动地VSW，漏极接第三NLDMOS管LD3的漏极；第一PMOS管MP1的栅极、漏极短接，接第一NLDMOS管LD1的漏极，其源极接浮动电源轨VDDH；第二PMOS管MP2的栅极接第一PMOS管MP1的栅极，源极接浮动电源轨VDDH，漏极接第九PMOS管MP9的源极；第三PMOS管MP3的栅极接第一PMOS管MP1的栅极，源极接浮动电源轨VDDH，漏极接第十PMOS管MP10的源极；第四PMOS管MP4的栅极、源极短接，接浮动电源轨VDDH，漏极接第一PMOS管MP1的栅极；第五PMOS管MP5的源极接浮动电源轨VDDH，栅极接第二NLDMOS管LD2的漏极，漏极接第十一PMOS管MP11的源极；第六PMOS管MP6的源极接浮动电源轨VDDH，栅极接第五PMOS管MP5的栅极，漏极接第十二PMOS管MP12的源极；第七PMOS管MP7的栅极、漏极短接，接第五PMOS管MP5的栅极，源极接浮动电源轨VDDH；第八PMOS管MP8的源极、栅极短接，且接浮动电源轨VDDH，漏极接第五PMOS管MP5的栅极；第九PMOS管MP9的漏极与第二NMOS管MN2的漏极连接；第十二PMOS管MP12的漏极与第五NMOS管MN5的漏极连接；第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12的栅极接第五反相器INV5的输出端；第十三PMOS管MP13的源极接浮动电源轨VDDH，栅极和漏极短接，接第三NLDMOS管LD3的漏极；第十四PMOS管PM14的栅极、源极短接，接浮动电源轨VDDH，漏极接第三NLDMOS管LD3的漏极；第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反向器INV5均接在浮动电源轨VDDH、浮动地VSW之间；第一反相器INV1的输入接第三NMOS管MN3的漏极，输出接第四NMOS管MN4的漏极；第二反相器INV2的输入接第一反相器INV1的输出，输出接第一反相器INV1的输入；第三反相器INV3的输入接第一反相器INV1的输入，输出接OUT+；第四反相器INV4的输入接第一反相器INV1的输出，输出接OUT-。

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百度查询： 重庆邮电大学 用于GaN半桥驱动芯片的高抗噪、低延时电平移位电路