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申请/专利权人：成都锐成芯微科技股份有限公司

摘要：本发明公开了一种低电压灵敏放大器电路，涉及存储技术领域。该电路包括第一电路、第二电路和第三电路，所述第二电路将所述第一电路的读出电流与其参考电流进行比较，并由所述第三电路输出比较结果；第一电路包括存储器译码电路、连接于存储器译码电路并为存储器译码电路充电的第一场效应管，第一场效应管还连接有第一PMOS管和第二PMOS管，第一电流镜电路将偏置电流镜像于第二PMOS管所在的第一支路；第二电流镜电路将第一PMOS管的电流镜像于第三PMOS管所在的第二支路以得到第一电路的读出电流。本发明技术方案的存储器单元通过第二电流镜电路共享电源电压，使得电路可使用较低的电源电压也能正常工作，实现了存储器的高速和低压操作。

主权项：1.一种低电压灵敏放大器电路，其特征在于，包括第一电路、第二电路和第三电路，所述第二电路将所述第一电路的读出电流与其参考电流进行比较，并由所述第三电路输出比较结果；所述第一电路包括存储器译码电路、连接于存储器译码电路并为所述存储器译码电路充电的预充电电路，所述预充电电路连接有第一PMOS管和第二PMOS管，所述第二PMOS管连接于第一电流镜电路，所述第一电流镜电路将偏置电流镜像于所述第二PMOS管所在的第一支路；所述第一PMOS管还连接有第三PMOS管以构成第二电流镜电路，所述第二电流镜电路将第一PMOS管的电流镜像于所述第三PMOS管所在的第二支路以得到所述第一电路的读出电流，所述第二支路分别连接于所述第二电路和第三电路；所述第二支路包括所述第三PMOS管和第五NMOS管，所述第一PMOS管和第三PMOS管的源极均连接于电源电压；所述第一PMOS管的漏极连接于所述第二PMOS管的源极，并连接于所述存储译码器电路；所述第二PMOS管的漏极连接于所述第一电流镜电路；所述第三PMOS管的栅极与所述第一PMOS管的栅极以及所述第二PMOS管的漏极连接，漏极连接于所述第五NMOS管的漏极以及所述第二电路；所述第五NMOS管的源极接地，栅极连接于所述第一电流镜电路；所述偏置电流、所述第二电路的参考电流和所述存储器译码电路具有相同的时序。

全文数据：一种低电压灵敏放大器电路技术领域[0001]本发明涉及存储技术领域，特别是涉及一种低电压灵敏放大器电路。背景技术[0002]闪存FlashMemory是一种非易失性存储器，它的发展经历了R〇MRead-〇nlyMemory，只读存储器）—PR〇MProgrammableRead-OnlyMemory，可编程只读存储器）—EPROMErasableProgrammableReadOnlyMemory，可编可擦只读存储器）—EEPR0MElectricallyErasableProgrammablereadonlymemory,电子可编可擦只读存储器）。闪存是EEPR0M的变种，它结合了以往EPROM结构简单、密度高和EEPR0M电可擦除性的一些优点，实现了高密度、低成本和高可靠性，与EEPR0M相比，它实现了扇区擦除，这样闪存就比EEPR0M的字节擦除速度快。快闪存储器的编程是通过向浮栅中注入或拉出电子来改变浮栅中电荷量从而改变存储单元的阈值电压，实现存储逻辑“1”或逻辑“0”。通过在存储单元的栅极上施加一个介于“〇”和“1”状态之间的电压来观察存储单元的导通状态，从而实现存储器的读操作。[0003]灵敏放大器的任务是把闪存存储单元中的信息以尽可能快的速度读取出来。随着便携式设备和物联网技术的发展，设备所提供的电源电压可能低至1.2V以下，如此低的电压对存储设备提出了更高的要求。发明内容[0004]本发明的主要目的在于提供一种低电压灵敏放大器电路，旨在实现存储器的高速和低压操作。[0005]为实现上述目的，本发明提供一种低电压灵敏放大器电路，包括第一电路、第二电路和第三电路，所述第二电路将所述第一电路的读出电流与其参考电流进行比较，并由所述第三电路输出比较结果；所述第一电路包括存储器译码电路、连接于存储器译码电路并为所述存储器译码电路充电的预充电电路，所述预充电电路连接有第一PM0S管和第二PM0S管，所述第二PM0S管连接于第一电流镜电路，所述第一电流镜电路将偏置电流镜像于所述第二PM0S管所在的第一支路;所述第一PM0S管还连接有第三PM0S管以构成第二电流镜电路，所述第二电流镜电路将第一PM0S管的电流镜像于所述第三PM0S管所在的第二支路以得到所述第一电路的读出电流，所述第二支路分别连接于所述第二电路和第三电路。[0006]优选地，所述预充电电路包括第一场效应管，所述第一场效应管的栅极连接于第一信号端;所述第一场效应管源漏的一端连接于电源电压，源漏的另一端连接于所述第一PM0S管的漏极以及所述第二PM0S管的源极。[0007]优选地，所述第一PM0S管和所述第三PM0S管的栅极均连接于第四P0MS管的漏极，所述第四P0MS管的源极连接于电源电压、栅极连接于第二信号端；所述第一PM0S管和第三PM0S管的源极均连接于电源电压，所述第一PM0S管的漏极连接于所述第二PMOS管的源极;所述第二PMOS管的漏极连接于所述第一电流镜电路。[0008]优选地，所述存储器译码电路包括存储器单元和列译码电路，所述存储器单元的位线端连接于所述列译码电路的一端，所述列译码电路的另一端分别连接于所述第一PM0S管的漏极和所述第二PMOS管的源极;所述存储器单元的源线接地，字线连接于控制信号端；所述存储器译码电路还包括第二场效应管，所述第二场效应管的一端连接于所述列译码电路的另一端，所述第二场效应管的另一端接地，其栅极连接于第二信号的反相信号端。[0009]优选地，所述第一电流镜电路包括第一NM0S管和第二NM0S管，所述第一NM0S管和所述第二NM0S管的源极均接地，所述第一匪0S管的漏极连接于偏置电流，所述第二丽0S管的漏极连接于所述第二PM0S管的漏极;所述第一NM0S管和所述第二NM〇S管的栅极相互连接并同时连接于偏置电流；所述第二NM0S管、所述第一PM0S管和所述第二PMOS管构成第一支路;所述第一电流镜电路将所述偏置电流镜像于所述第一支路;所述第二电流镜电路将所述第一支路的电流镜像于所述第二支路。[0010]优选地，所述第二电路包括由第三NM0S管和第四NM0S管构成的电流镜电路，所述第三NM0S管和所述第四NM0S管的栅极相互连接并连接于参考电流;所述第三NM0S管的源极接地、漏极连接于第二支路;所述第四NM0S管的漏极连接于所述参考电流、源极接地。[0011]优选地，所述第二支路包括所述第三PM0S管和第五NM0S管，所述第三PM0S管的栅极与所述第一PMOS管的栅极连接、并连接于所述第四POMS管的漏极，源极连接于电源电压，漏极连接于所述第五NM0S管的漏极以及所述第三NM0S管的漏极;所述第五NM0S管的源极接地，栅极连接于所述第一NM0S管和所述第二NM0S管的栅极。[0012]优选地，所述第三PM0S管的漏极和所述第五NM0S管的漏极之间还连接有第三场效应管;所述第三场效应管的一端与所述第三PM0S管以及所述第五NM0S管连接，另一端接地，栅极连接于第一信号端。[0013]优选地，所述第三电路包括一对串联的反相器，所述反相器的输入端连接于所述第三PMOS管的漏端和所述第五NM0S管的漏极，输出端输出所述第一电路和所述第二电路的比较结果。[00M]优选地，所述第二场效应管和所述第三场效应管为NM0S管。[0015]本发明技术方案通过第一电路读出存储器单元的电流，与第二电路的参考电流进行比较，并由第三电路输出比较结果;且存储器译码电路通过连接于第一PMOS管，以与第二电流镜电路共享电源电压，使得电路可使用较低的电源电压也能正常工作，实现了存储器单元的高速和低压操作。附图说明[0016]图1为本发明低电压灵敏放大器电路的原理示意图；图2为本发明低电压灵敏放大器电路中时序关系图。[0017]本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。[0018]具体实施方式[0019]应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。[0020]下面结合附图对本发明进一步说明。[0021]如图1所示，一种低电压灵敏放大器电路，包括第一电路、第二电路和第三电路，所述第二电路将所述第一电路的读出电流与其参考电流进行比较，并由所述第三电路输出比较结果;所述第一电路包括存储器译码电路、连接于存储器译码电路并为其充电的预充电电路，预充电电路连接有第一PMOS管P1和第二PMOS管P2,所述第二PMOS管P2连接于第一电流镜电路，所述第一电流镜电路将偏置电流镜像于所述第二PMOS管P2所在的第一支路;所述第一PMOS管P1还连接有第三PMOS管P3以构成第二电流镜电路，所述第二电流镜电路将第一PMOS管P1的电流镜像于所述第三PMOS管P3所在的第二支路以得到所述第一电路的读出电流，所述第二支路分别连接于所述第二电路和第三电路。[0022]具体地，第一电路是存储器译码电路的读出电路，用于将预设偏置条件下的存储器译码电路的电流读取出来;第二电路向第一电路输入参考电流，用于与存储器译码电路的读出电流进行比较;第三电路用于将比较结果输出。且存储器译码电路通过与第二电流镜电路共享电源电压，使得整个电路可使用较低的电源电压也能正常工作，实现了存储器的高速和低压操作。预充电电路用于对存储器译码电路进行充电。[0023]本实施例的工作原理为:第二信号端EN、偏置电流Ibias、参考电流Iref该参考电流即为第二电路的参考电流、存储器译码电路具有相同的时序。根据图2所示的时序关系，在T1时间段内，第一电流镜电路将偏置电流Ibias镜像到第一支路上，在第二信号EN上升沿之前，存储器译码电路将10点的电压拉到接地端GND。在第一信号PRE上升沿之后，预充电电路开始对10点进行充电，同时第一PM0S管P1也对10点进行充电，当第一电路达到稳定状态后，第一PM0S管P1的电流等于存储器译码电路加上偏置电流Ibias，即Ipl=Icell+Ibias。第一电路作为一个反馈系统，当10点上的电压发生AV的升高，第三PM0S管P3的VgsVgs为场效应管的栅极相对于其源极的电压增大，导致第三PM0S管P3的电流Ip3电流升高，a点电位升高，第一PM0S管P1的Vgs减小，从而第一PM0S管P1对10点的充电电流减小，10点的电位降低;反之亦然。最终10点的电位被嵌在VIN+Vgs;第二PM0S管P2的电流等于第一PM0S管P1的电路加上偏置电流Ibias，即Ip2=Ipl=ICell+Ibias。第二支路用于消除偏置电流Ibias的影响，使得第二支路的净电流Inet等于存储器单元的电流Icell。将参考电流Iref与第二支路的净电流进行比较，当InetIref时，b点被充高，第三电路的OUT输出为1;当InetIref时，b点被拉低，第三电路的OUT输出为0，第三场效应管M3赋予b点初始值0，OUT输出初始值为0。[0024]预充电电路包括第一场效应管Ml，所述第一场效应管Ml的栅极连接于第一信号端；所述第一场效应管Ml源漏的一端连接于电源电压，源漏的另一端连接于所述第一PM0S管P1的漏极以及所述第二PM0S管P2的源极。[0025]在本实施例中，第一场效应管Ml可以为N型或者P型的M0S管。[0026]优选地，所述第一PM0S管P1和所述第三PM0S管P3的栅极均连接于第四P0MS管P4的漏极，所述第四P0MS管P4的源极连接于电源电压VDD、栅极连接于第二信号端EN;所述第一PM0S管P1和第三PM0S管P3的源极均连接于电源电压VDD，所述第一PM0S管P1的漏极连接于所述第二PM0S管P2的源极;所述第二PM0S管P2的漏极连接于所述第一电流镜电路。[0027]第四P0MS管P4在T1时间段内，对a点赋予初始值0。[0028]优选地，所述存储器译码电路包括存储器单元CELL和列译码电路，所述存储器单元CELL的位线端BL连接于所述列译码电路的一端，所述列译码电路的另一端分别连接于所述第一PMOS管P1的漏极和所述第二PMOS管P2的源极;所述存储器单元CELL的源线端SL接地，字线端ffL连接于控制信号端;存储器译码电路还包括第二场效应管，所述第二场效应管的一端连接于所述列译码电路的另一端，所述第二场效应管的另一端接地，其栅极连接于第二信号端的反相信号端ENb。[0029]第二信号端的反相信号ENb由第二信号端EN连接于一个反相器得到。存储器单元CELL的字线连接于控制信号，用于开启关断存储器单元CELL。[0030]优选地，所述第一电流镜电路包括第一陋0S管N1和第二NM0S管N2,所述第一丽0S管N1和所述第二NM0S管N2的源极均接地，所述第一NM0S管N1的漏极连接于偏置电流Ibias，所述第二NM0S管N2的漏极连接于所述第二PMOS管P2的漏极;所述第一NM0S管N1和所述第二NM0S管N2的栅极相互连接并同时连接于偏置电流Ibias;所述第二丽〇S管N2、所述第一PMOS管P1和所述第二PMOS管P2构成第一支路;所述第一电流镜电路将所述偏置电流Ibias镜像于所述第一支路;所述第二电流镜电路将所述第一支路的电流镜像于所述第二支路。[0031]优选地，所述第二电路包括由第三NM0S管N3和第四NM0S管N4构成的电流镜电路，所述第三NM0S管N3和所述第四NM0S管N4的栅极相互连接并连接到参考电流Iref;所述第三NM0S管N3的源极接地、漏极连接于第二支路;所述第四NM0S管N4的漏极连接于所述参考电流Iref、源极接地。[0032]优选地，所述第二支路包括所述第三PM0S管P3和第五NM0S管N5，所述第三PM0S管P3的栅极与所述第一PM0S管P1的栅极连接、并连接于所述第四P0MS管P4的漏极，源极连接于电源电压VDD，漏极连接于所述第五NM0S管N5的漏极以及所述第三NM0S管N3的漏极;所述第五NM0S管N5的源极接地，栅极连接于所述第一NM0S管N1和所述第二NM0S管N2的栅极。[0033]优选地，所述第三PM0S管P3的漏极和所述第五NM0S管N5的漏极之间还连接有第三场效应管M3,所述第三场效应管M3的一端与所述第三PM0S管P3和所述第五NM0S管N5连接，另一端接地，栅极连接于第一信号端PRE。第三场效应管M3赋予b点初始值0,OUT输出初始值为0〇[0034]优选地，所述第三电路包括一对串联的反相器，所述反相器的输入端连接于所述第三PM0S管P3的漏端和所述第五NM0S管N5的漏极，输出端OUT输出所述第一电路和所述第二电路的比较结果。[0035]优选地，所述第二场效应管M2和所述第三场效应管管M3为NM0S管。[0036]应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

权利要求：1.一种低电压灵敏放大器电路，其特征在于，包括第一电路、第二电路和第三电路，所述第二电路将所述第一电路的读出电流与其参考电流进行比较，并由所述第三电路输出比较结果；所述第一电路包括存储器译码电路、连接于存储器译码电路并为所述存储器译码电路充电的预充电电路，所述预充电电路连接有第一PMOS管和第二PMOS管，所述第二PMOS管连接于第一电流镜电路，所述第一电流镜电路将偏置电流镜像于所述第二PMOS管所在的第一支路;所述第一PMOS管还连接有第三PMOS管以构成第二电流镜电路，所述第二电流镜电路将第一PMOS管的电流镜像于所述第三PMOS管所在的第二支路以得到所述第一电路的读出电流，所述第二支路分别连接于所述第二电路和第三电路。2.根据权利要求1所述的低电压灵敏放大器电路，其特征在于，所述预充电电路包括第一场效应管，所述第一场效应管的栅极连接于第一信号端;所述第一场效应管源漏的一端连接于电源电压，源漏的另一端连接于所述第一PMOS管的漏极以及所述第二PMOS管的源极。3.根据权利要求2所述的低电压灵敏放大器电路，其特征在于，所述第一PMOS管和所述第三PMOS管的栅极均连接于第四POMS管的漏极，所述第四POMS管的源极连接于电源电压、栅极连接于第二信号端；所述第一PMOS管和第三PMOS管的源极均连接于电源电压，所述第一PMOS管的漏极连接于所述第二PMOS管的源极;所述第二PMOS管的漏极连接于所述第一电流镜电路。4.根据权利要求3所述的低电压灵敏放大器电路，其特征在于，所述存储器译码电路包括存储器单元和列译码电路，所述存储器单元的位线端连接于所述列译码电路的一端，所述列译码电路的另一端分别连接于所述第一PMOS管的漏极和所述第二PMOS管的源极;所述存储器单元的源线接地，字线连接于控制信号端;所述存储器译码电路还包括第二场效应管，所述第二场效应管的一端连接于所述列译码电路的另一端，所述第二场效应管的另一端接地，其栅极连接于第二信号的反相信号端。5.根据权利要求4所述的低电压灵敏放大器电路，其特征在于，所述第一电流镜电路包括第一丽0S管和第二丽0S管，所述第一NM0S管和所述第二NM0S管的源极均接地，所述第一NM0S管的漏极连接于偏置电流，所述第二丽0S管的漏极连接于所述第二PMOS管的漏极;所述第一NM0S管和所述第二NM0S管的栅极相互连接并同时连接于偏置电流；所述第二NM0S管、所述第一PMOS管和所述第二PMOS管构成第一支路;所述第一电流镜电路将所述偏置电流镜像于所述第一支路;所述第二电流镜电路将所述第一支路的电流镜像于所述第二支路。6.根据权利要求5所述的低电压灵敏放大器电路，其特征在于，所述第二电路包括由第三NM0S管和第四NM0S管构成的电流镜电路，所述第三NM0S管和所述第四NM0S管的栅极相互连接并连接于参考电流;所述第三NM0S管的源极接地、漏极连接于第二支路;所述第四NM0S管的漏极连接于所述参考电流、源极接地。7.根据权利要求6所述的低电压灵敏放大器电路，其特征在于，所述第二支路包括所述第三PMOS管和第五NM0S管，所述第三PMOS管的栅极与所述第一PMOS管的栅极连接、并连接于所述第四POMS管的漏极，源极连接于电源电压，漏极连接于所述第五NM0S管的漏极以及所述第三NM0S管的漏极;所述第五NM0S管的源极接地，栅极连接于所述第一NM0S管和所述兎一爾狀官tfj微攸。8.根据权利要求7所述的低电压灵敏放大器电路，其特征在于，所述第三PM〇s管的漏极和所述第五NMOS管的漏极之间还连接有第三场效应管;所述第三场效应管的一端与所述第三PMOS管以及所述第五NMOS管连接，另一端接地，栅极连接于第一信号端。9.根据权利要求7所述的低电压灵敏放大器电路，其特征在于，所述第三电路包括一对串联的反相器，所述反相器的输入端连接于所述第二PMOS管的漏端和所述第五NMOS管的漏极，输出端输出所述第一电路和所述第二电路的比较结果。10.根据权利要求8所述的低电压灵敏放大器电路，其特征在于，所述第二场效应管和所述第三场效应管为NMOS管。

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