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申请/专利权人：三星电子株式会社

摘要：一种存储器设备包括：第一存储体和第二存储体；控制逻辑，被配置为接收命令并控制存储器设备的内部操作；以及错误校正码ECC电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入MWR命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。

主权项：1.一种存储器设备，包括：存储单元阵列，包括第一存储体和第二存储体；控制逻辑，被配置为从外部接收命令并响应于接收的命令控制存储器设备的内部操作；以及错误校正码ECC电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入MWR命令从第一存储体读取的第一读取数据；基于所述锁存控制信号，延迟在所述锁存电路中保留第一读取数据的时间；响应于从所述控制逻辑接收的第一写入控制信号，从其中针对所述时间在所述锁存电路中保留的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；以及在生成第一奇偶性之后，基于所述锁存控制信号控制ECC操作以在所述锁存电路中保留从第二存储体读取的第二读取数据。

全文数据：具有错误校正功能的存储器设备及其操作方法相关申请的交叉引用本申请要求2018年4月20日在韩国知识产权局提交的韩国专利申请第10-2018-0046289号的优先权，其公开内容通过引用整体结合于此。技术领域本发明构思的示例性实施例涉及一种存储器设备，更具体地，涉及一种具有错误校正功能的存储器设备及其操作方法。背景技术随着技术的进步，半导体存储器设备的容量和速度不断提高。易失性存储器设备是半导体存储器设备，其通过其中的电容器中存储的电荷来确定数据并且当电源被中断时存储在其中的数据丢失。已经减小了工艺规模以增加半导体存储器设备的集成度。随着工艺规模减小，误码率迅速增加，这可以通过错误校正码ECC来解决。发明内容根据本发明构思的示例性实施例，一种存储器设备包括：存储单元阵列，包括第一存储体和第二存储体；控制逻辑，被配置为从外部接收命令并响应于接收的命令控制存储器设备的内部操作；以及错误校正码ECC电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入MWR命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；在生成第一奇偶性之后，基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。根据本发明构思的示例性实施例，一种存储器设备包括：存储单元阵列，包括第一存储体和第二存储体；控制逻辑，被配置为从外部接收针对第一存储体的写入命令和针对第二存储体的读取命令，并且响应于接收的写入命令和读取命令控制存储器设备的内部操作；以及错误校正码ECC电路，被配置为校正数据中所包括的错误。ECC电路包括：校正子生成器，被配置为接收从第一存储体读取的第一读取数据，并生成指示第一读取数据中存在错误的校正子；奇偶性生成器，被配置为在校正子生成器生成针对第一读取数据的校正子的同时生成从控制逻辑接收的第一写入数据的奇偶性，并且将第一写入数据和接收的第一写入数据的奇偶性发送到第二存储体；以及校正子解码器，被配置为通过解码所生成的校正子来校正第一读取数据中所包括的错误。根据本发明构思的示例性实施例，一种存储器设备的操作方法包括：接收从第一存储体读取的第一读取数据，并响应于从控制逻辑接收的锁存控制信号保留第一读取数据；在施加锁存控制信号之后响应于从控制逻辑接收的第一写入控制信号，输出保留的第一读取数据；响应于第一写入控制信号从其中第一读取数据与对应于第一屏蔽写入MWR命令的第一写入数据合并的数据生成第一奇偶性；以及响应于锁存控制信号保留从第二存储体读取的第二读取数据。附图说明通过参考附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述和其他特征。图1是示出根据本发明构思的示例性实施例的存储器设备的框图。图2是示出根据本发明构思的示例性实施例的图1的存储器设备的详细框图。图3是示出根据本发明构思的示例性实施例在施加读取命令和写入命令的情况下的图1的存储器设备的框图。图4是示出根据本发明构思的示例性实施例在施加读取命令和写入命令的情况下的数据流程图。图5是示出根据本发明构思的示例性实施例在施加屏蔽mask写入命令的情况下的图1的存储器设备的框图。图6是根据本发明构思的示例性实施例在施加屏蔽写入命令的情况下的数据流程图。图7是示出根据本发明构思的示例性实施例的包括与多个存储体bank对应的全局输入输出GIO线的图1的存储器设备的框图。图8是示出根据本发明构思的示例性实施例的在多个存储体中的每一个处包括输入输出IO线的图1的存储器设备的框图。图9是根据本发明构思的示例性实施例的图1的存储器设备的操作方法的流程图。图10是根据本发明构思的示例性实施例的图1的存储器设备的操作方法的详细流程图。图11是示出根据本发明构思的示例性实施例的数据处理系统的框图。具体实施方式本发明构思的示例性实施例提供了一种存储器设备和存储器设备的操作方法，在该存储器设备中多个存储体包括均具有一个错误校正功能的电路。在下文中，参考附图详细描述本发明构思的示例性实施例。贯穿本申请，相同的附图标记可以指代相同的元件。图1是示出根据本发明构思的示例性实施例的存储器设备的框图。参考图1，存储器设备1000可以包括存储单元memorycell阵列100、控制逻辑200、数据控制逻辑210和错误校正码ECC电路300。存储单元阵列100可以包括作为按照行和列布置的矩阵被提供的多个存储单元。存储单元阵列100可以包括连接到存储单元的多条字线和多条位线。多条字线可以连接到存储单元的行，并且多条位线可以连接到存储单元的列。存储单元阵列100的存储单元可以是动态随机访问存储器RAMDRAM单元、静态RAMSRAM单元、闪存单元、相变RAMPRAM单元、电阻RAMReRAM单元、磁阻RAMMRAM单元、或其他类型的存储单元。在这种情况下，DRAM可以包括SDRAM和低功率双倍数据速率LPDDRRAM。存储单元阵列100可以包括与存储器设备1000相关联的典型电路，例如行解码器、列解码器和感测放大器。行解码器可以选择连接到存储单元阵列100的多条字线中的任何一个。行解码器可以解码从控制逻辑200接收的行地址，以选择对应于行地址的任何一个字线，并且然后激活所选择的字线。包括在存储单元阵列100中的多个存储体可以执行各种存储器操作，例如读取、写入或屏蔽写入maskedwrite。另外，多个存储体可以包括相应的感测放大器或者可以共享一个感测放大器。另外，多个存储体可以包括用于读取或写入数据的输入输出线。例如，多个存储体可以经由全局输入输出GIO线输入和输出数据。另一方面，多个存储体可以共享一个ECC电路300。列解码器可以选择存储单元阵列100的多条位线中的特定位线。列解码器可以解码从控制逻辑200接收的列地址，以选择对应于列地址的特定位线。感测放大器可以连接到存储单元阵列100的位线。感测放大器可以感测多条位线中的特定位线的电压变化，并且放大并输出感测的电压变化。当存储单元阵列100包括GIO线时，经由GIO线发送的数据可以由输入输出感测放大器放大，并且放大后的数据可以经由数据输入输出引脚被输出到外部。替选地，可以将从感测放大器输出的数据输出到ECC电路300。控制逻辑200可以从存储器设备1000的外部设备例如，中央处理单元CPU或存储器控制器接收命令地址信号CA。可以通过接收的命令地址信号CA的组合来发出激活命令、读取命令、写入命令、自由电荷freecharge命令等。控制逻辑200可以接收表示屏蔽写入命令MWR的命令地址信号CA。控制逻辑200可以通过使用命令解码器CMD_DEC来解码对应于屏蔽写入命令MWR的命令地址信号CA，并控制存储器设备1000，使得执行屏蔽写入操作或读取-修改-写入read-modiy-write操作。作为示例，控制逻辑200可以通过生成内部命令信号来控制存储器设备1000的内部操作。在下文中，读取-修改-写入操作可以统称为屏蔽写入操作。控制逻辑200可以接收指示将在存储单元阵列100中访问的存储单元和存储体的地址ADDR的命令地址信号CA。地址ADDR可以被提供给存储单元阵列100，并且可以执行通过地址ADDR寻址的存储单元的数据访问操作。数据访问操作可以被配置为将多个数据字存储在地址ADDR的存储单元中并读取所存储的数据字。每个数据字可以包括例如128个数据位。作为另一示例，每个数据字可以包括32个数据位、64个数据位、256个数据位、512个数据位等。存储在存储单元阵列100中的数据字可能具有软数据错误或硬数据错误。在数据字存储在存储单元阵列100中或从存储单元阵列100读取数据字时，可以翻转flip数据字中的一个或多个数据位，并且可以改变数据字的值。替选地，存储单元阵列100中的存储单元可能被损坏，并且可能妨碍准确地存储和读取一个或多个数据位。因此，可以认为在存储单元阵列100中读取的数据字可能包括这样的数据错误。为了减少这样的数据错误，存储器设备1000可以包括具有ECC的ECC电路300，以生成包含针对数据字的一个或多个奇偶校验位的奇偶性，并将生成的奇偶性存储在存储单元阵列100中。通过存储单元阵列100的数据访问操作输出的数据可以作为其中奇偶性被添加到数据字的字而提供给ECC电路300。从存储单元阵列100输出到ECC电路300的码字可以被称为与屏蔽写入操作相关联的读取数据R_DATA。读取数据R_DATA可以包括主数据和针对主数据的奇偶性。例如，存储单元阵列100可以输出136位读取数据R_DATA，主数据可以包括128位数据，并且奇偶性可以包括8位数据。数据控制逻辑210可以从外部设备接收数据屏蔽信号DM和写入数据WR_DATA。数据屏蔽信号DM可以指示在接收的写入数据WR_DATA之中要更新的新位或字节和在读取数据R_DATA中要保留的先前位。写入数据WR_DATA中与数据屏蔽信号DM的逻辑低对应的位可以作为新数据被写入存储单元阵列100中。写入数据WR_DATA中与数据屏蔽信号DM的逻辑高对应的位可以被屏蔽，并且相反可以被保留作为构成读取数据R_DATA的、主数据的与数据屏蔽信号DM的逻辑高对应的位。在下文中，为了便于描述，从第一存储体BANK1，存储体1110输出的数据可以被称为第一读取数据R_DATA1，并且从第二存储体BANK2，存储体2120输出的数据可以被称为第二读取数据R_DATA2。每个读取数据R_DATA可以包括指示实质数据的主数据和针对实质数据的奇偶性。另外，主数据可以包括与数据屏蔽信号DM的逻辑高对应的第一组数据和与数据屏蔽信号DM的逻辑低对应的第二组数据。存储体的数量仅是示例，并且可以是两个或更多个。第一读取数据R_DATA1的第二组数据可以作为第一写入数据中与数据屏蔽信号DM的逻辑低对应的位被写入存储单元阵列100。另外，要保留的先前位可以是第一读取数据R_DATA1的第一组数据，其是与数据屏蔽信号DM的逻辑高对应的位。第一写入数据可以指示可以写入第一存储体110中的数据。类似地，假设第二读取数据R_DATA2的多个位中与数据屏蔽信号DM的逻辑低对应的位是与第二读取数据的第二组数据对应的位，这些位可以作为第二写入数据中与数据屏蔽信号DM的逻辑高对应的位被写入存储单元阵列100中。另外，要保留的先前位可以是第二读取数据R_DATA2的第一组数据，其是与数据屏蔽信号DM的逻辑高对应的位。第一写入数据可以指示可以写入第一存储体110中的数据。另一方面，第一读取数据R_DATA1可以包括第一奇偶性，并且第二读取数据R_DATA2可以包括第二奇偶性。因此，从屏蔽写入操作的观点来看，第二组数据可以是要更新为第一写入数据的数据，并且第一组数据可以是要按原样保留的先前数据。说明性地，128位的主数据可以被施加到存储器设备1000。在128位的主数据中，根据屏蔽写入操作，可以按原样保留8位的第一组数据，并且可以将120位的第二组数据更新为新数据。当控制逻辑200没有从外部设备接收到屏蔽写入命令时，ECC电路300可以针对写入数据WR_DATA生成奇偶性。在这种情况下，写入数据WR_DATA可以是要写入存储单元阵列100的新数据。针对写入数据WR_DATA的奇偶性可以与写入数据WR_DATA一起存储在存储单元阵列100中。当从存储单元阵列100读取数据时，ECC电路300可以解码该奇偶性以检测和或校正读取数据R_DATA中的任何错误。当控制逻辑200从外部设备接收到屏蔽写入命令时，从外部设备接收的写入数据WR_DATA可以与屏蔽部分的读取数据R_DATA组合。在这种情况下，由于在写入数据WR_DATA和先前数据被组合之前可能存在先前数据的一个或多个错误，因此可能需要对先前数据的错误校正操作。另外，可能需要针对其中写入数据WR_DATA和先前数据被组合的数据生成新的奇偶性。在这种情况下，对先前的奇偶性的错误校正操作可能需要先于新的奇偶性的生成。控制逻辑200可以以小的时间差接收针对多个存储体中的每一个的屏蔽写入命令。在这种情况下，由于屏蔽写入操作的特性，将新数据组合到从存储体读取的数据的信号可以在读取的数据的保持时间之后产生。当对第一存储体110和第二存储体120连续执行屏蔽写入操作时，可能发生不希望的结果，使得要组合到从第一存储体110读取的数据的新数据被写入从第二存储体120读取的数据。因此，ECC电路300可以基于从控制逻辑200接收的锁存控制信号LAT_CTRL来延迟第一读取数据R_DATA1的输出时间，使得要写入第一存储体110中的第一写入数据和从第一存储体110读取的数据可以合并，并且可以执行错误校正。在这种情况下，控制逻辑200可以控制数据控制逻辑210以将锁存控制信号LAT_CTRL发送到ECC电路300，或者可以将锁存控制信号LAT_CTRL直接发送到ECC电路300。此后，数据控制逻辑210可以从其中已执行屏蔽写入操作和错误校正的ECC电路300接收合并数据MERGED_DATA，并且可以将接收的合并数据MERGED_DATA写入存储单元阵列100中。图2是示出根据本发明构思的示例性实施例的图1的存储器设备的详细框图。参考图2，存储单元阵列100可以包括第一存储体110和第二存储体120。第一存储体110和第二存储体120可以共享一个ECC电路300。换句话说，可以执行包括校正子syndrome生成、校正子解码和奇偶性生成的操作以校正第一存储体110中包括的数据和第二存储体120中包括的数据的错误。ECC电路300可以包括校正子生成器310、锁存电路320、校正子解码器330和奇偶性生成器340。ECC电路300可以执行各种类型的ECC编码和ECC解码操作以检测错误并校正错误。作为示例，ECC电路300可使用奇偶校验、循环冗余码校验CRCC、校验和校验或汉明码。另外，ECC电路300可以使用诸如×4单设备数据校正×4singledevicedatacorrection，×4SDDC、×8单位错误校正和双位检错single-biterrorcorrectionanddouble-biterrordetection，SECDED或锁步×8SDDC的校正技术来校正多个存储器芯片的错误。根据本发明构思的示例性实施例，ECC电路300可以连续地接收包括在第一存储体110中的第一读取数据R_DATA1和包括在第二存储体120中的第二读取数据R_DATA2，并且可以基于锁存控制信号LAT_CTRL保留第一读取数据R_DATA1和第二读取数据R_DATA2。此后，ECC电路300可以基于从控制逻辑200接收的第一写入控制信号，针对已将保留在锁存电路320中的第一读取数据R_DATA1与第一写入数据合并的数据生成第一奇偶性，并且可以基于从控制逻辑200接收的第二写入控制信号，针对已将保留在锁存电路320中的第二读取数据与第二写入数据合并的数据生成第二奇偶性。校正子生成器310可以生成指示从存储单元阵列100接收的读取数据R_DATA中存在一个或多个错误的校正子。为了便于描述，假设从存储单元阵列100输出的136位读取数据R_DATA包括128位主数据和针对128位主数据的8位奇偶性。在这种情况下，校正子生成器310可以针对128位主数据生成8位校正子。锁存电路320可以基于锁存控制信号LAT_CTRL将从存储单元阵列100接收的数据的输出时间点数据被从锁存电路320输出到校正子解码器330的时间延迟一定时间。当施加锁存控制信号LAT_CTRL时，锁存电路320可以保留第一读取数据R_DATA1，并且当施加第一写入控制信号时，锁存电路320可以向校正子解码器330输出已保留在锁存电路320中的第一读取数据R_DATA1。此外，当顺序地施加锁存控制信号LATCHCONTRL时，锁存电路320可以保留第二读取数据R_DATA2，并且当施加第二写入控制信号时，锁存电路320可以向校正子解码器330输出已保留在锁存电路320中的第二读取数据R_DATA2。在这种情况下，奇偶性生成器340对其生成奇偶性的数据可以是从锁存电路320已输出且通过校正子解码操作和错误校正操作已处理的数据。因此，锁存电路320可以在延迟一定时间之后输出数据，使得奇偶性生成器340可以针对正确的数据生成奇偶性。校正子解码器330可以通过使用解码信号来校正主数据的错误。作为校正主数据的错误的结果，校正后的主数据可以输出到存储器设备1000的外部以执行读取操作，或者可以输出到奇偶性生成器340以执行屏蔽写入操作。奇偶性生成器340可以针对接收的数据生成奇偶性。在这种情况下，奇偶性生成器340可以经由数据控制逻辑210从存储器设备1000的外部接收写入数据WR_DATA。此外，奇偶性生成器340可以从校正子解码器330接收错误校正后的读取数据R_DATA。因此，奇偶性生成器340可以生成针对写入数据WR_DATA的奇偶性，或者可以通过将写入数据WR_DATA与校正后的读取数据R_DATA合并以对应于数据屏蔽信号DM，来生成奇偶性。根据本发明构思的示例性实施例，在校正子解码器330基于包括在第一读取数据R_DATA1和第二读取数据R_DATA2中的校正子来校正错误之后，奇偶性生成器340可以生成第一奇偶性和第二奇偶性。在这种情况下，第一读取数据R_DATA1和第二读取数据R_DATA2可以分别包括从第一存储体110和第二存储体120顺序输出的数据和数据的校正子。另外，写入数据WR_DATA可以包括从校正子解码器330接收的校正后的主数据。在这种情况下，奇偶性生成器340可以生成校正后的主数据的奇偶性并将校正后的主数据和生成的奇偶性写入存储单元阵列100中。控制逻辑200可以将从第一存储体110读取的第一读取数据R_DATA1和从第二存储体120读取的第二读取数据R_DATA2发送到ECC电路300。控制逻辑200可以通过使用从存储器设备1000的外部设备接收的命令地址信号CA的组合来接收针对第一存储体110和第二存储体120的读取命令或屏蔽写入命令。读取命令和屏蔽写入命令可以包括第一存储体110和第二存储体120的地址ADDR。因此，读取命令可以包括针对第一存储体110的读取命令和针对第二存储体110的读取命令，并且屏蔽写入命令也是这样。在这种情况下，控制逻辑200可以控制存储单元阵列100以经由输入输出GIO线和输入输出感测放大器将包括在第一存储体110和第二存储体120中的数据输出到ECC电路300。当控制逻辑200接收到读取命令时，ECC电路300可以执行包括校正子生成和校正子解码的错误校正操作，以检测在读取包括在第一存储体110和第二存储体120中的数据的过程中发生的错误。类似地，当控制逻辑200接收到屏蔽写入命令时，ECC电路300可以对包括在第一存储体110和第二存储体120中的数据执行属于读取-修改-写入操作的读取操作，并且可以执行包括校正子生成和校正子解码的错误校正操作，以检测在读取数据的过程中发生的错误。控制逻辑200可以通过使用从存储器设备1000的外部设备接收的命令地址信号CA的组合来接收针对第一存储体110和第二存储体120的写入命令或屏蔽写入命令。另外，控制逻辑200可以与命令地址信号CA一起接收具有对应地址ADDR的存储体的写入数据WR_DATA。当控制逻辑200接收到写入命令时，控制逻辑200可以将具有写入数据WR_DATA的写入控制信号发送到奇偶性生成器340。因此，奇偶性生成器340可以针对接收的写入数据WR_DATA生成奇偶性，并且可以基于包括在写入控制信号中的存储体的地址ADDR，经由数据控制逻辑210将写入数据WR_DATA和写入数据WR_DATA的奇偶性写入具有对应地址ADDR的存储体中。当控制逻辑200接收到屏蔽写入命令时，控制逻辑200可以将基于数据屏蔽信号生成的写入控制信号与写入数据WR_DATA一起发送到奇偶性生成器340。换句话说，控制逻辑200可以控制奇偶性生成器340以针对其中从校正子解码器330接收的错误校正数据和写入数据WR_DATA被合并的数据生成奇偶性。根据本发明构思的示例性实施例，奇偶性生成器340可以从控制逻辑200接收第一写入数据和第二写入数据。当从控制逻辑200接收到第一写入控制信号时，奇偶性生成器340可以根据数据屏蔽信号DM将第一写入数据与第一错误校正数据合并，并且可以针对合并的第一写入数据和第一错误校正数据生成奇偶性。当从控制逻辑200接收到第二写入控制信号时，奇偶性生成器340可以根据数据屏蔽信号DM将第二写入数据与第二错误校正数据合并，并且可以针对合并的第二写入数据和第二错误校正数据生成奇偶性。在这种情况下，控制逻辑200可以从外部设备接收数据屏蔽信号DM、第一屏蔽写入信号MWR1和第二屏蔽写入信号MWR2，并且可以控制ECC电路300，使得基于数据屏蔽信号DM和第一屏蔽写入信号MWR1合并第一写入数据和第一错误校正数据，并且基于数据屏蔽信号DM和第二屏蔽写入信号MWR2合并第二写入数据和第二错误校正数据。因此，奇偶性生成器340可以针对通过将错误校正数据与从校正子解码器330接收的写入数据合并而获得的数据生成奇偶性，并且可以将该数据和该数据的奇偶性经由数据控制逻辑210基于从控制逻辑200接收的存储体的地址ADDR写入具有对应地址ADDR的存储体中。另一方面，根据本发明构思的示例性实施例的存储器设备1000可以满足公式tCCDMW＝N*tCCD，其中tCCD是列访问选通columnaccessstrobe，CAS到CAS命令延迟时间，tCCDMW是读取-修改-写入操作中的CAS到CAS命令延迟时间，并且N是自然数。换言之，当存储单元阵列100包括N个存储体时，读取-修改-写入操作中的CAS到CAS命令延迟时间可以是通过将存储器设备1000的CAS到CAS命令延迟时间乘以N计算出的值。在屏蔽写入操作中，根据本发明构思的示例性实施例的存储器设备1000可能需要用于从存储单元阵列100接收数据的1*tCCD的时间、用于校正读取数据R_DATA的错误的1*tCCD的时间、用于校正其中屏蔽的读取数据和写入数据WR_DATA被合并的数据的错误的1*tCCD的时间、以及用于在存储单元阵列100中写入数据的1*tCCD的时间。在这种情况下，由于根据本发明构思的示例性实施例的ECC电路300单独地包括校正读取数据R_DATA中的错误的校正子生成器310和校正子解码器330、以及校正合并的数据中的错误的奇偶性生成器340，包括在存储单元阵列100中的四个存储体可以共享一个ECC电路300以一起执行错误校正。换句话说，从四个存储体读取的数据可以由校正子生成器310、锁存电路320、校正子解码器330和奇偶性生成器340分别以tCCD为单位进行处理。因此，可以在一个ECC电路300中同时处理四个存储体的数据。在这种情况下，四个存储体可以包括第一存储体110、第二存储体120、第三存储体和第四存储体，其中第一存储体110被布置在第二存储体120的第一侧表面上，ECC电路300被布置在第二存储体120的第二侧表面上以及在第三存储体的第一侧表面上，并且第四存储体被布置在第三存储体的第二侧表面上。在这种情况下，第一侧表面可以指第二侧表面的相对侧表面，并且用于实现诸如输入输出线、感测放大器、列解码器和行解码器的存储器设备的一般元件可以包括在相应的配置组件之间。然而，这仅仅是示例实施例，并且显然仅两个存储体可以共享一个ECC电路300。另一方面，根据本发明构思的示例性实施例，校正子生成器310可以接收包括在第一存储体110中的第一读取数据R_DATA1，并生成指示第一读取数据R_DATA1中存在错误的校正子。此外，奇偶性生成器340可以在校正子生成器310生成针对第一读取数据R_DATA1的校正子的同时生成针对从控制逻辑200接收的第一写入数据的奇偶性，并且可以将第一写入数据和生成的奇偶性发送到第二存储体120。在这种情况下，校正子解码器330可以基于对生成的校正子进行解码的结果和第一读取数据R_DATA1来校正包括在第一读取数据R_DATA1中的错误。因此，参考图2，当对多个存储体中的每一个执行屏蔽写入操作时，根据本发明构思的示例性实施例的存储器设备1000可以将读取数据保留一定时间段，与现有数据一起写入对应于每个存储体的新数据，并生成奇偶性以提高存储器设备1000的速度和准确度。此外，即使对多个存储体同时执行读取操作和写入操作，也可以同时执行校正子生成和奇偶性生成操作。图3是示出根据本发明构思的示例性实施例在施加读取命令和写入命令时的图1的存储器设备的框图。根据本发明构思的示例性实施例，在将第二存储体120的读取数据R_DATA已发送到ECC电路300以生成校正子并且从控制逻辑200已接收写入数据WR_DATA以生成写入数据WR_DATA的奇偶性之后，存储器设备1000可以将写入数据WR_DATA及其奇偶性写入第一存储体110中，并通过解码生成的读取数据R_DATA的校正子之后校正错误。控制逻辑200可以将电压施加到存储单元阵列100以读取第二存储体120的数据。另一方面，控制逻辑200可以在此后以一定的时间差将要写入第一存储体110中的写入数据WR_DATA发送到ECC电路300。与一般ECC电路不同，当校正子生成器310和奇偶性生成器340被提供为单独的电路时，ECC电路300可以生成用于从第二存储体120读取的数据的校正子，并且基本上同时可以针对要写入第一存储体110中的数据生成奇偶性。校正子生成器310可以生成指示从第二存储体120接收的读取数据R_DATA的错误的校正子，并且然后将所生成的校正子发送到锁存电路320。当锁存电路320从控制逻辑200接收到与除了MWR操作之外的简单读取操作或简单写入操作相关的信号时，锁存电路320可以没有延迟地直接将接收的数据的输出时间发送到校正子解码器330。校正子解码器330可以针对接收的数据的错误校正接收的数据，并将校正后的接收的数据输出到存储器设备1000的外部。此外，奇偶性生成器340可以生成从数据控制逻辑210接收的写入数据WR_DATA的奇偶性。可以经由数据控制逻辑210将写入数据WR_DATA和生成的奇偶性写入第一存储体110中。根据本发明构思的另一实施例，当校正子生成器310生成针对接收的读取数据R_DATA的校正子的时间和奇偶性生成器340生成奇偶性的时间至少部分地重叠时，控制逻辑200可以并行地单独控制校正子生成器310和奇偶性生成器340。根据本发明构思的示例性实施例，控制逻辑200可以并行地控制校正子生成器310和奇偶性生成器340。控制逻辑200可以基于控制逻辑200已发出和发送的内部命令来确定校正子生成器310和奇偶性生成器340分别生成校正子和奇偶性的时间是否至少部分地重叠。在这种情况下，控制逻辑200可以向ECC电路300分别发送用于控制校正子生成器310、锁存电路320和校正子解码器330的第一控制信号、以及用于控制奇偶性生成器340的第二控制信号。换句话说，即使第一存储体110和第二存储体120分别同时执行写入操作和读取操作，也可能通过用一个ECC电路300执行错误校正并减小ECC电路300占用的面积来改进存储器设备1000的集成度。另外，因为可以同时校正在多个存储体的数据的读取或写入操作期间发生的错误，所以可以增大处理速度。图4是示出根据本发明构思的示例性实施例在施加读取命令和写入命令的情况下的数据流程图。在下文中，参考图3中的附图标记给出描述。根据本发明构思的示例性实施例，可以从外部设备向存储器设备1000提供用于第一存储体110和第二存储体120的读取操作和写入操作的命令。在这种情况下，第一读取命令READBANK1和第二读取命令READBANK2以及第一写入命令WRITEBANK1和第二写入命令WRITEBANK2可以被施加到存储器设备1000。控制逻辑200可以在将电压施加到存储单元阵列100的特定字线之后将电压施加到特定位线。当电压例如，第一读取列选择线RCSLBANK1被施加到特定位线时，第一存储体110可以将第一读取数据GIO_BANK1发送到ECC电路300以执行ECC计算。类似地，当控制逻辑200将电压例如，第二读取列选择线RCSLBANK2施加到与特定位线不同的位线时，第二存储体120可以将第二读取数据GIO_BANK2发送到ECC电路300。校正子生成器310可以生成针对从第一存储体110接收的第一读取数据GIO_BANK1的校正子，基于校正子执行错误校正，并且将生成的校正子发送到锁存电路320。在接收到用于简单读取操作的信号而不是用于屏蔽写入的信号时，锁存电路320可以将错误校正后的第一读取数据RDIO_BANK1输出到存储器设备1000的外部。类似地可以对第二存储体120执行上述操作，并且锁存电路320可以将从校正子生成器310接收的错误校正后的第二读取数据RDIO_BANK2发送到存储器设备1000的外部。由于根据本发明构思的示例性实施例的存储器设备1000包括彼此分开的校正子生成器310和奇偶性生成器340，因此在第二存储体120中执行读取操作并且执行校正子计算的同时，可以在第一存储体110中执行根据写入操作的奇偶性计算。换句话说，即使在执行第二存储体120的校正子计算时，也可以基本上同时执行针对要写入第一存储体110中的数据的奇偶性计算。针对第二存储体120的第二读取命令READBANK2和针对第一存储体110的第一写入命令WRITEBANK1可以以小的时间差或在相同的时区从外部设备输入到存储器设备1000。在这种情况下，校正子生成器310、锁存电路320和校正子解码器330可以用于校正第二存储体120中的数据的错误并向外部输出错误校正后的数据。同时，奇偶性生成器340可以用于生成针对要写入第一存储体110中的数据的奇偶性。控制逻辑200可以基于针对第一存储体110的第一写入命令WRITEBANK1将第一写入控制信号WCBANK1发送到奇偶性生成器340。此外，控制逻辑200可以将要写入第一存储体110的第一写入数据发送到奇偶性生成器340。奇偶性生成器340可以基于第一写入控制信号WCBANK1生成针对第一写入数据的奇偶性。类似地，对于要写入第二存储体120的数据，可以基于第二写入控制信号WCBANK2生成针对第二写入数据的奇偶性。其中包括第一写入数据及其奇偶性的数据例如WDIO_BANK1以及其中包括第二写入数据及其奇偶性的数据例如，WDIO_BANK2可以被发送到存储单元阵列100，并且可以被分别写入第一存储体110和第二存储体120中。在这种情况下，取决于分别施加到从控制逻辑200接收的特定位线的电压WCSLBANK1和WCSLBANK2，可以将要写入第一存储体110的数据GIO_BANK1和要写入第二存储体120的数据GIO_BANK2写入第一存储体110和第二存储体120中。因此，由于可以与包括在ECC电路300中的校正子生成器310、锁存电路320和校正子解码器330并行地向存储器设备1000提供奇偶性生成器340，所以即使正在对第二存储体120的数据进行错误校正，存储器设备1000也可以对要写入第一存储体110的数据执行错误校正。图5是示出根据本发明构思的示例性实施例在施加屏蔽写入命令的情况下的图1的存储器设备的框图。根据本发明构思的示例性实施例，可以以短时间间隔连续地执行对包括在第一存储体110和第二存储体120中的每一个中的数据执行的不同的屏蔽写入操作。因此，控制逻辑200可以顺序地将电压施加到第一存储体110和第二存储体120以将包括在存储单元阵列100中的数据发送到ECC电路300。存储单元阵列100可以连续地向校正子生成器310发送包括在第一存储体110中的第一读取数据和包括在第二存储体120中的第二读取数据。校正子生成器310可以针对第一读取数据和第二读取数据中的每一个生成校正子，并且将生成的校正子顺序地发送到锁存电路320。锁存电路320可以将已为其生成校正子的第一读取数据和第二读取数据存储一定时间。在这种情况下，当接收到锁存控制信号时，锁存电路320可以向校正子解码器330顺序地发送包括生成的校正子的第一读取数据和第二读取数据。校正子解码器330可以基于解码的校正子来执行错误检测和错误校正并且输出其中已完成错误检测和校正的第一读取数据DIO_BANK1和第二读取数据DIO_BANK2，并且可以将第一读取数据DIO_BANK1和第二读取数据DIO_BANK2发送到奇偶性生成器340。奇偶性生成器340可以接收用于对第一读取数据执行屏蔽写入操作的第一写入控制信号以及第一写入数据，第一写入数据是第一存储体110的屏蔽写入操作所需的新数据。另外，奇偶性生成器340可以接收用于对第二读取数据执行屏蔽写入操作的第二写入控制信号以及第二写入数据，第二写入数据是第二存储体120的屏蔽写入操作所需的新数据。奇偶性生成器340可以基于第一写入控制信号将第一写入数据与第一读取数据DIO_BANK1中与数据屏蔽信号DM的逻辑高对应的第一组数据合并。此后，可以生成针对合并的数据的第一奇偶性。另外，奇偶性生成器340可以基于第二写入控制信号将第二写入数据与第二读取数据DIO_BANK2中与数据屏蔽信号DM的逻辑高对应的第一组数据合并。此后，可以生成针对合并的数据的第二奇偶性。奇偶性生成器340可以将已为其生成奇偶性的数据发送到数据控制逻辑230，并且数据控制逻辑230可以将该数据写入第一存储体110和第二存储体120中。图6是根据本发明构思的示例性实施例在施加屏蔽写入命令的情况下的数据流程图。在下文中，参考图5中的附图标记给出描述。根据本发明构思的示例性实施例，可以从外部设备向存储器设备1000提供针对第一存储体110和第二存储体120的屏蔽写入操作的命令。换句话说，控制逻辑200可以从存储器设备1000外部接收针对第一存储体110的第一MWR信号MWRBANK1。控制逻辑200可以基于第一MWR信号MWRBANK1对第一存储体110执行读取-修改-写入操作。因此，控制逻辑200可以通过将电压例如，第一读取列选择线RCSLBANK1命令施加到特定位线，来控制存储单元阵列100将第一存储体110的第一读取数据GIO_BANK1发送到校正子生成器310。类似地，控制逻辑200可以通过将电压例如，第二读取列选择线RCSLBANK2命令施加到特定位线，来控制存储单元阵列100将第二存储体120的第二读取数据GIO_BANK2发送到校正子生成器310。校正子生成器310可以分别针对接收的第一读取数据GIO_BANK1和第二读取数据GIO_BANK2生成校正子，并且将生成的校正子与接收的第一读取数据GIO_BANK1和第二读取数据GIO_BANK2一起发送到锁存电路320。当施加锁存控制信号时，锁存电路320可以保留第一读取数据GIO_BANK1和第二读取数据GIO_BANK2。当锁存控制信号LAT_CTRL被施加到锁存电路320时，可以保留第一读取数据GIO_BANK1，并且当施加第一写入控制信号WRCTRLBANK1时，锁存电路320可以将保留的第一读取数据DIO_BANK1发送到校正子解码器330。另外，当锁存控制信号LAT_CTRL被施加到锁存电路320时，可以保留第二读取数据GIO_BANK2，并且当施加第二写入控制信号WRCTRLBANK2时，锁存电路320可以将保留的第二读取数据DIO_BANK2发送到校正子解码器330。此时，接收的数据例如，第一读取数据GIO_BANK1和第二读取数据GIO_BANK2的内容和发送的数据例如，保留的第一读取数据DIO_BANK1和第二读取数据DIO_BANK2的内容相同。在这种情况下，当从外部施加用于屏蔽写入操作的信号时，控制逻辑200可以将锁存控制信号LAT_CTRL发送到锁存电路320。基本上同时地，当第一写入控制信号WRCTRLBANK1被安排为在电压例如，第二读取列选择线命令RCSLBANK2被施加到第二存储体120的时间点与第二读取数据GIO_BANK2被保留的时间点之间被发送到奇偶性生成器340时，控制逻辑200可以将锁存控制信号LAT_CTRL在第一写入控制信号WRCTRLBANK1之前发送到锁存电路320。详细地，控制逻辑200可以基于施加第一写入控制信号WRCTRLBANK1的时间点来发送锁存控制信号LAT_CTRL。换句话说，控制逻辑200可以在下述时间点发送锁存控制信号LAT_CTRL：该时间点是通过从施加第一写入控制信号WRCTRLBANK1的时间点减去等于时钟信号周期的M倍的值而计算的。M可以是自然数。另外，当存储器设备1000满足公式tCCDMW＝4*tCCD时，控制逻辑200可以在下述时间点发送锁存控制信号：该时间点是通过从施加第一写入控制信号WRCTRLBANK1的时间点减去等于2*tCCD其是4*tCCD的一半的值而计算的。这种上述布置用于通过将第一写入数据与第一读取数据合并来生成奇偶性，而不是通过将第一写入数据与第二读取数据合并来生成奇偶性。根据本发明构思的示例性实施例，当在锁存电路320中保留第一读取数据GIO_BANK1的同时第一写入控制信号WRCTRLBANK1未被锁存电路320接收时，控制逻辑200可以将锁存控制信号LAT_CTRL发送到锁存电路320并保留第一读取数据GIO_BANK1和第二读取数据GIO_BANK2。校正子解码器330可以接收第一读取数据DIO_BANK1和第二读取数据DIO_BANK2，基于解码的校正子执行错误检测和错误校正，并且然后将错误检测和错误校正的结果发送到奇偶性生成器340。奇偶性生成器340可以基于第一写入控制信号WRCTRLBANK1执行屏蔽写入操作，以将第一写入数据与对应于数据屏蔽信号DM的逻辑低的第一读取数据R_DATA1合并。类似地，奇偶性生成器340可以基于第二写入控制信号WRCTRLBANK2执行屏蔽写入操作，以将第二写入数据与对应于数据屏蔽信号DM的逻辑低的第二读取数据R_DATA2合并。图7是示出根据本发明构思的示例性实施例的包括与多个存储体对应的GIO线的图1的存储器设备的框图。参考图7，存储器设备1000可以包括存储单元阵列100和ECC电路300。存储单元阵列100可以包括第一存储体110、第二存储体120、输入输出感测放大器IOSA130、GIO线140和复用器MUX150。存储单元阵列100和ECC电路300的配置基本上与上述相同，因而被省略。第一存储体110和第二存储体120可以经由GIO线140分别将第一读取数据和第二读取数据发送到ECC电路300。GIO线140可以被配置为包括多个输入输出线。例如，GIO线140可以包括从第一存储体110连接到IOSA130的第一GIO线和从第二存储体120连接到IOSA130的第二GIO线。IOSA130可以从GIO线140接收第一存储体110的第一读取数据GIO_BANK1和第二存储体120的第二读取数据GIO_BANK2。在这种情况下，IOSA130中包括的MUX150可以将第一读取数据GIO_BANK1和第二读取数据GIO_BANK2顺序地发送到ECC电路300。作为示例，MUX150可以首先向ECC电路300发送第一读取数据GIO_BANK1和第二读取数据GIO_BANK2当中首先接收的数据。在这种情况下，控制逻辑200可以控制用于输出第一读取数据GIO_BANK1和第二读取数据GIO_BANK2的时间点，以匹配ECC电路300的错误校正定时。ECC电路300可以对已从MUX150顺序输出的第一读取数据GIO_BANK1和第二读取数据GIO_BANK2执行ECC计算。ECC电路300的详细操作与上述基本相同，因而被省略。图8是示出根据本发明构思的示例性实施例的在多个存储体中的每一个处包括输入输出IO线的图1的存储器设备的框图。参考图8，存储器设备1000可以包括存储单元阵列100和ECC电路300。存储单元阵列100可以包括第一存储体110、第二存储体120、第一IOSA131、第二IOSA132和MUX151。根据本发明构思的示例性实施例，第一存储体110可以经由第一IOSA131输出第一读取数据，第二存储体120可以经由第二IOSA132输出第二读取数据。MUX151可以将第一读取数据和第二读取数据顺序地发送到ECC电路300。作为示例，控制逻辑200可以控制MUX151以将第一读取数据和第二读取数据顺序地发送到ECC电路300。作为另一示例，MUX151可以首先向ECC电路300发送第一读取数据和第二读取数据之中的首先接收到的数据。ECC电路300可以对已从MUX150输出的第一读取数据和第二读取数据执行ECC计算。ECC电路300的详细操作与上述基本相同，因而被省略。图9是根据本发明构思的示例性实施例的图1的存储器设备的操作方法的流程图。存储器设备1000可以接收并保留从第一存储体110读取的第一读取数据S410。在这种情况下，可以基于锁存控制信号LAT_CTRL保留从第一存储体110读取的第一数据。当施加锁存控制信号LAT_CTRL时，存储器设备1000可以输出保留的第一读取数据S420。当已经保留了第一读取数据时，基于从控制逻辑200接收的锁存控制信号LAT_CTRL可以输出第一读取数据，并且然后在施加了锁存控制信号之后施加第一写入控制信号。存储器设备1000可以基于从控制逻辑200接收的第一写入控制信号为从锁存电路320输出的第一读取数据生成奇偶性S430。具体地，可以通过使用从锁存电路320输出的第一读取数据和对应于第一MWR命令的第一写入数据生成第一奇偶性。存储器设备1000可以基于锁存控制信号LAT_CTRL保留从第二存储体120读取的第二读取数据S440。换句话说，锁存电路320可以接收并且保留第二读取数据，并且当不施加锁存控制信号LAT_CTRL时，可以保留第二读取数据而不输出第二读取数据。图10是根据本发明构思的示例性实施例的图1的存储器设备的操作方法的详细流程图。参考图10，可以接收针对第一存储体110和第二存储体120的屏蔽写入命令S411。在这种情况下，第一屏蔽写入命令可以是用于对第一存储体110的数据执行屏蔽写入操作的命令，并且第二屏蔽写入命令可以是用于对第二存储器体120的数据执行屏蔽写入操作的命令。可以生成从第一存储体110接收的第一读取数据的校正子，并将其发送到锁存电路320S412。锁存电路320可以保留从第一存储体110接收的数据，直到施加锁存控制信号LAT_CTRL。可以在第一写入控制信号的输出时间和锁存控制信号LAT_CTRL的输出时间同步之后发送锁存控制信号LAT_CTRLS413。这里，同步可以指示在比第一写入控制信号被安排为输出的时间点更早的时间点输出锁存控制信号LAT_CTRL，使得在对应于第一写入控制信号的时间点输出锁存控制信号LAT_CTRL。锁存控制信号LAT_CTRL可以包括通过从第一写入控制信号的输出时间点减去与存储器设备1000的时钟信号周期的M倍对应的时间而获得的值。替选地，当满足公式tCCDMW＝N*tCCD时，锁存控制信号LAT_CTRL可以包括通过减去对应于N2*tCCD的时间而获得的值。当接收的锁存控制信号LAT_CTRL被施加到锁存电路320时，可以输出保留的第一读取数据S414。锁存电路320可以将第一读取数据输出到校正子解码器330以对数据执行错误校正。图11是示出根据本发明构思的示例性实施例的数据处理系统的框图。图11示出了包括应用处理器510和存储器设备520的数据处理系统500。应用处理器510中的存储器控制模块511和存储器设备520可以构成存储器系统。另外，存储器控制模块511可以包括MWR命令生成器511_1，并且存储器设备520可以包括存储单元阵列521和控制逻辑522。根据上述示例性实施例的控制逻辑522可以响应于来自存储器控制模块511的屏蔽写入命令MWR_CMD和数据屏蔽信号DM校正从多个存储体读取的数据的错误，并且可以将错误被校正的数据写入存储单元阵列521中。应用处理器510可以被实现为片上系统SoC。SoC可以包括应用具有特定标准总线规范的协议的系统总线，并且可以包括与系统总线相关的各种知识产权IP。作为系统总线的标准规范的示例，可以应用AdvancedRISCMachineARM有限公司的高级微控制器总线架构AMBA协议。AMBA协议的总线类型可以包括高级高性能总线AHB、高级外围总线APB、高级可扩展接口AXI、AXI4、AXI一致性扩展ACE等。此外，还可以应用其他类型的协议，例如，SONICs公司的uNetwork、IBM公司的CoreConnect、或开放核心协议国际合作伙伴OCP-IP的开放核心协议。应用处理器510还可以包括经由系统总线连接的处理器512和操作存储器513。处理器512可以控制应用处理器510内的各种操作，并且可以控制例如存储器控制模块511访问存储器设备520。此外，处理器512可以通过使用软件来控制各种操作，并且操作存储器513可以存储用于控制操作的程序。可以如存储器控制模块511所确定的那样执行上述示例性实施例中的屏蔽写入操作。例如，不管处理器512的控制如何，存储器控制模块511可以确定执行屏蔽写入操作的需要，并取决于确定的结果将屏蔽写入命令MWR_CMD提供给存储器设备520。虽然上面已经参考本发明构思的示例性实施例示出并描述了本发明构思，但是对于本领域普通技术人员来说将清楚，在不脱离如由所附权利要求阐述的本发明构思的精神和范围的情况下，可对其进行形式和细节的修改和变化。

权利要求：1.一种存储器设备，包括：存储单元阵列，包括第一存储体和第二存储体；控制逻辑，被配置为从外部接收命令并响应于接收的命令控制存储器设备的内部操作；以及错误校正码ECC电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入MWR命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；在生成第一奇偶性之后，基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。2.根据权利要求1所述的存储器设备，其中，所述ECC电路被配置为响应于从控制逻辑接收的第二写入控制信号通过使用第二读取数据生成第二奇偶性，并且所述锁存电路被配置为响应于接收到锁存控制信号保留第一读取数据和第二读取数据，并输出保留的数据以生成第一读取数据和第二读取数据的奇偶性。3.根据权利要求2所述的存储器设备，其中，所述ECC电路被配置为响应于接收到第一写入控制信号而校正第一读取数据的错误，并且将错误校正后的第一读取数据与第一写入数据合并。4.根据权利要求2所述的存储器设备，其中，所述第二读取数据是响应于针对所述第二存储体的第二MWR命令而读取的数据，所述控制逻辑被配置为还接收分别对应于第一MWR命令和第二MWR命令的数据屏蔽DM信号，第一奇偶性是通过使用其中第一写入数据与错误校正后的第一读取数据合并的数据而生成的奇偶性，以及第二奇偶性是通过使用其中第二写入数据与错误校正后的第二读取数据合并的数据而生成的奇偶性。5.根据权利要求1所述的存储器设备，其中，所述控制逻辑被配置为在通过从发送第一写入控制信号的时间点减去等于存储器设备的时钟信号周期的M倍的值而计算的时间点处将锁存控制信号发送到ECC电路，其中，其中M是自然数。6.根据权利要求1所述的存储器设备，其中，第一存储体和第二存储体被配置为分别经由第一全局输入输出GIO线和第二GIO线将第一读取数据和第二读取数据发送到ECC电路。7.根据权利要求6所述的存储器设备，其中，所述存储单元阵列还包括输入输出感测放大器，并且所述输入输出感测放大器被配置为响应于分别经由第一GIO线和第二GIO线接收第一读取数据和第二读取数据而将第一读取数据和第二读取数据发送到ECC电路。8.根据权利要求1所述的存储器设备，还包括复用器MUX，被配置为向ECC电路顺序地发送从对应于第一存储体的第一输入输出感测放大器接收的第一读取数据和从对应于第二存储体的第二输入输出感测放大器接收的第二读取数据。9.根据权利要求1所述的存储器设备，其中，当满足公式tCCDMW＝N*tCCD时，N2个存储体共享ECC电路，其中tCCDMW是读取-修改-写入操作中的列访问选通CAS到CAS命令延迟时间，tCCD是CAS到CAS命令延迟时间，并且N是自然数。10.根据权利要求9所述的存储器设备，其中，N是4，并且在tCCD期间单独执行连续接收第一读取数据和第二读取数据的操作、校正第一读取数据和第二读取数据的错误的操作、生成第一读取数据的奇偶性和第二读取数据的奇偶性的操作、以及将分别包括所生成的奇偶性的第一读取数据和第二读取数据写入第一存储体和第二存储体中的操作。11.根据权利要求1所述的存储器设备，其中，所述存储单元阵列包括第三存储体和第四存储体，第一存储体被布置在第二存储体的第一侧表面上，ECC电路被布置在第二存储体的第二侧表面上以及第三存储体的第一侧表面上，第四存储体被布置在第三存储体的第二侧表面上，第二存储体的第二侧表面与第二存储体的第一侧表面相对，以及第三存储体的第二侧表面与第三存储体的第一侧表面相对。12.根据权利要求1所述的存储器设备，其中，响应于在第一读取数据保留在ECC电路中的同时在ECC电路中未接收到第一写入控制信号，所述控制逻辑被配置为将锁存控制信号发送到ECC电路，以保留第一读取数据和第二读取数据。13.一种存储器设备，包括：存储单元阵列，包括第一存储体和第二存储体；控制逻辑，被配置为从外部接收针对第一存储体的写入命令和针对第二存储体的读取命令，并且响应于接收的写入命令和读取命令来控制存储器设备的内部操作；以及错误校正码ECC电路，被配置为校正包括在数据中的错误，其中ECC电路包括：校正子生成器，被配置为接收从第一存储体读取的第一读取数据，并生成指示第一读取数据中存在错误的校正子；奇偶性生成器，被配置为在校正子生成器生成针对第一读取数据的校正子的同时生成从控制逻辑接收的第一写入数据的奇偶性，并且将第一写入数据和所接收的第一写入数据的奇偶性发送到第二存储体；以及校正子解码器，被配置为通过解码所生成的校正子来校正包括在第一读取数据中的错误。14.根据权利要求13所述的存储器设备，其中，所述控制逻辑被配置为当校正子生成器生成校正子的时间和奇偶性生成器生成奇偶性的时间至少部分重叠时并行地控制校正子生成器和奇偶性生成器。15.根据权利要求13所述的存储器设备，其中，第一存储体和第二存储体被配置为分别经由第一全局输入输出GIO线和第二GIO线将第一读取数据和第二读取数据发送到ECC电路。16.根据权利要求15所述的存储器设备，还包括感测放大器，被配置为响应于分别经由第一GIO线和第二GIO线接收第一读取数据和第二读取数据而将第一读取数据和第二读取数据发送到ECC电路。17.根据权利要求13所述的存储器设备，还包括复用器MUX，被配置为向ECC电路发送从对应于第一存储体的第一感测放大器接收的第一读取数据和从对应于第二存储体的第二感测放大器接收的第二读取数据。18.一种存储器设备的操作方法，所述操作方法包括：接收从第一存储体读取的第一读取数据，并响应于从控制逻辑接收的锁存控制信号保留第一读取数据；在接收到锁存控制信号之后响应于从控制逻辑接收的第一写入控制信号，输出保留的第一读取数据；响应于第一写入控制信号从其中第一读取数据与对应于第一屏蔽写入MWR命令的第一写入数据合并的数据生成第一奇偶性；以及响应于锁存控制信号保留从第二存储体读取的第二读取数据。19.根据权利要求18所述的操作方法，其中，所述生成包括：响应于从控制逻辑接收的第二写入控制信号，通过使用第二读取数据生成第二奇偶性，以及所述保留包括：响应于接收到锁存控制信号而保留第一读取数据和第二读取数据，并输出第一读取数据和第二读取数据以分别生成第一读取数据和第二读取数据的奇偶性。20.根据权利要求19所述的操作方法，其中，响应于接收到第一写入控制信号，生成第二奇偶性包括：校正第一读取数据的错误并将错误校正后的第一读取数据与第一写入数据合并。

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