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申请/专利权人：南京德睿智芯电子科技有限公司
摘要：本申请公开了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。本申请提供的时钟分频校准电路实现采样时钟的分频，且有多路不同占空比的分频时钟输出，可供多样化选择；同时分频时钟皆可与采样时钟上升沿对齐，且时钟高电平结束时刻也与采样时钟clk对齐，避免应用在不同模块的各时钟采样到的数据不一致，提高整体电路的精确度。
主权项：1.一种时钟分频校准电路，其特征在于，包括时钟分频电路和分频时钟校准电路；所述时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；所述分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，所述已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐；所述分频时钟校准电路包括第一延时电路、反相器、校准D触发器、或非门、第二延时电路和或门；所述采样时钟信号分别连接第一延时电路和反相器的输入端，用于输出采样时钟延迟信号和采样时钟反相信号；所述校准D触发器的时钟输入端口接入所述采样时钟反相信号，其输入端D接入待校准时钟分频信号的前一级分频D触发器的反向输出，其清零端连接至高电平；所述校准D触发器的正向输出端与所述第一延时电路的输出端连接至所述或非门，共同作为所述或非门的输入；所述第二延时电路输入端连接待校准信号，其输出端与所述或非门的输出端连接至所述或门，共同作为所述或门的输入；所述或门的输出即为已校准时钟分频信号。
全文数据：
权利要求：
百度查询： 南京德睿智芯电子科技有限公司 一种时钟分频校准电路
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