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申请/专利权人:东南大学
摘要:本发明公开了一种考虑时钟约束的超大规模异构FPGA布局方法,包括以下步骤:1根据给定的网表和架构,采用连接感知和类型平衡的聚类方法来构建层级结构;2在每个层级中,采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题,并执行Adam求解每个子问题;3执行基于匹配的时钟感知的IP块合法化;4采用多阶段封装策略得到HCLB级网表;5执行时钟驱动的全局布局提高布局质量;6最后采用基于历史的CLB合法化方法来确保布局合法性。本发明能够在满足时钟约束的前提下,快速得到高质量的布局结果,有效减少布线线长,可满足目前超大规模FPGA布局阶段的需求。
主权项:1.一种考虑时钟约束的超大规模异构FPGA布局方法,其特征在于:包括以下步骤:步骤S1,根据给定的FPGA网表和架构,采用连接感知和类型平衡的聚类方法来构建层级结构;步骤S2,在每个层级中,采用混合惩罚增广拉格朗日方法来将异构和时钟感知布局建模为一系列无约束优化子问题,并使用Adam优化器求解每个无约束优化子问题;步骤S3,解聚类后重复步骤S2直至最后一个层级;步骤S4,执行基于匹配的时钟感知的IP块合法化来合法化DSP和RAM;步骤S5,采用多阶段封装策略得到HCLB级网表;步骤S6,执行时钟驱动的HCLB级全局布局进一步提高布局质量;步骤S7,采用基于历史的CLB合法化方法来确保布局合法性;所述步骤S2中需解约束优化问题 其中T={FF,LUT,DSP,RAM}是模块类型的集合,是近似于半周线长的平滑线长函数,Fx,y是时钟围栏区域cost函数Fxi,yi=FHxi+FVyi2其中FHxi和FVyi分别给出了水平和垂直围栏区域cost,而FHxi定义为: 其中xiL和xiR分别是模块i的围栏区域的左右边界坐标,类似地可获得竖直方向cost函数FVyi;是计算binb中类型为t∈T的模块的总面积的平滑密度函数,而是binb中类型为t∈T的模块的最大允许面积;将式1转为无约束优化问题 其中λC是围栏区域函数的罚参数,λt是类型t的模块密度函数的罚参数,是类型t的模块在binb的拉格朗日乘子,ωt是类型t的模块的光滑因子参数;使用如下方法来解该问题 上式中,ot是模块类型t的溢出率,用于衡量模块分布的均匀性;ω0和ω1是两个常数,并且ωt将随着模块的分散而减少。
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