买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：德州仪器公司

摘要：本发明实施例是关于具有SOI上横向集电极的HV互补双极型晶体管。在绝缘体上硅SOI集成电路中的互补高电压双极型晶体管100的所描述实例中，集电极区域104形成在安置于掩埋绝缘体层BOX103上方的外延硅层中。基极区域113及发射极108安置于所述集电极区域104上方。通过穿过衬底的有源区域及BOX103将施主杂质植入p型衬底101而在所述BOX103下方形成n型区域106。稍后在工艺流程中，此n型区域106通过经掺杂的多晶硅插塞110从顶部连接且以Vcc被偏置。在此情况中，其将耗尽PNP集电极区域的横向部分且将增加其BV。

主权项：1.一种集成电路，其包括：半导体衬底，其具有表面；第一区域，其沿着所述表面，所述第一区域具有第一导电类型；绝缘体层，其邻接所述第一区域；第二区域，其邻接所述绝缘体层，所述第二区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入所述第二区域；沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述第一区域和所述导电路径；所述半导体衬底具有所述第一导电类型；以及所述第二区域包含具有第二导电类型的经掩埋掺杂区域。

全文数据：具有SOI上横向集电极的HV互补双极型晶体管本申请是发明名称为“具有SOI上横向集电极的HV互补双极型晶体管”，申请号为201580010179.1，申请日为2015年3月19日的发明专利申请的分案申请。技术领域本发明涉及双极型晶体管制造，且更特定来说，本发明涉及根据绝缘体上硅SOI技术的具有普通衬底上的变化特性的晶体管的制造。背景技术集成电路已使用双极结型晶体管许多年，利用其高增益特性来满足高性能及高电流驱动需求。举例来说，双极型晶体管尤其适合于高频率应用，例如在无线通信中。此外，绝缘体上硅SOI技术提供高频率电子装置的重要优点。如在SOI技术中为基本的，有源装置例如晶体管形成在形成于绝缘体层例如通常被称作掩埋氧化物BOX的二氧化硅层上方的单晶硅层中。掩埋氧化物层将有源装置与下伏衬底隔离，有效地消除到衬底的寄生非线性结电容且减少集电极到衬底电容。就块体晶体管的高频率性能受衬底电容限制来说，SOI技术提供显著改进。此外，SOI装置在高电压应用中是稳健的。掩埋氧化物层有效地消除到衬底的结击穿的任何合理的可能性。然而，从高偏置电压的观点来看，促进高频率性能的那些晶体管特征倾向于削弱装置，反之亦然。通常已通过单独制造高电压集成电路及高性能集成电路来解决此折衷，其中每一集成电路具有针对其特定实施而经优化的晶体管。这是因为源于将高电压装置及高性能装置两者集成在同一SOI集成电路中的工艺复杂性增添显著成本且施加制造良率压力。常规SOI双极型晶体管经设计为高性能装置。然而，从击穿电压及性能两者的观点来看，高性能晶体管在某种程度上受其构造限制。集电极-发射极击穿电压BVCEO取决于集电极区域的厚度及集电极区域的掺杂浓度。集电极区域的较轻掺杂及较厚集电极区域将增大此击穿电压。在真实电路中，PNP的发射极及基极大约在最高电势Vcc下被偏置相对于接地衬底，同时集电极在Vcc与0之间切换。高B-C偏置对应于在集电极处具有零电势。在此条件下，接地p型衬底未耗尽集电极区域的横向部分，且因此不能有助于增加BV。NPN的发射极及基极大约在最低电势GND下被偏置相对于接地衬底，同时集电极在Vcc与0之间切换。高B-C偏置对应于在集电极处具有VCC电势。在此条件下，接地p型衬底耗尽集电极区域的横向部分，且因此有助于增加BV。发明内容需要一种在不降低集电极掺杂浓度或增加PNP的集电极区域厚度的情况下增加PNPBV同时在同一电路衬底上包含高电压NPN的方法。在所描述的实例中，一种集成电路结构包含NPN高电压晶体管及PNP高电压晶体管两者。所述集成电路结构包含互补PNP及NPN结构。所述PNP及NPN结构包含SOI半导体结构。所述SOI半导体结构包含：p型区域；有源PNP及NPN装置区域；及位于其间、接触并将所述p型区域与所述有源PNP及NPN区域电隔离的掩埋绝缘体层BOX。使用单晶硅实施p型区域以及有源装置PNP及NPN区域两者。n型区域包含于PNP晶体管的掩埋绝缘体层BOX的下方，这通过穿过SOI晶片的有源装置区域及BOX将施主杂质植入p型区域来进行。在其它所描述的实例中，一种集成电路结构包含NPN高电压晶体管及PNP高电压晶体管两者。所述集成电路结构包含互补PNP及NPN结构。所述PNP及NPN结构包含SOI半导体结构。所述SOI半导体结构包含：n型区域；有源PNP及NPN装置区域；及位于其间、接触并将所述n型区域与所述有源PNP及NPN装置区域电隔离的掩埋绝缘体层BOX。使用单晶硅实施n型区域以及有源PNP及NPN装置区域两者。n型区域包含于PNP晶体管的掩埋绝缘体层BOX的下方，这通过穿过SOI晶片的有源装置区域及BOX将施主原子植入n型区域来进行。p型区域包含于NPN晶体管的掩埋绝缘体层BOX的下方，这通过穿过SOI晶片的有源装置区域及BOX将受主杂质植入n型区域来进行。附图说明图1是实例实施例的横截面图。图1A说明详细描述NPN晶体管的图1的放大部分。图1B说明详细描述PNP晶体管的图1的放大部分。图2是另一实例实施例的横截面图。图2A说明详细描述NPN晶体管的图2的放大部分。图2B说明详细描述PNP晶体管的图2的放大部分。图3是BVCER对不具有降低表面电场resurf的结构及包含降低表面电场的结构的经计算的相依性的图。具体实施方式在图1、1A及1B中所展示的实例中，互补PNP100及NPN200结构包含SOI半导体结构，其具有：p型区域101；相应有源装置区域104及204；及位于其间、接触并将p型区域101与有源装置区域104及204电隔离的掩埋绝缘体层BOX103。有源装置区域104及204的初始掺杂水平可为n型、～1e141cm3。在此实例中，使用单晶硅实施p型区域101及有源装置区域104及204。为形成具有较高PNPBV的结构，将n型区域106包含于PNP晶体管100的掩埋绝缘体层BOX下方，这通过穿过SOI晶片的有源装置区域及BOX103总共1.5到2um将具有约1e13到1e141cm2的剂量的施主杂质植入p型区域101中来进行。稍后在此工艺流程中，此n型区域106及p型区域101通过经掺杂的多晶硅插塞从顶部连接且分别以Vcc及GND被偏置。因为衬底为p型材料，所以可将GND施加到p型区域101或顶部触点GND。在此情况中，其将耗尽PNP集电极区域及NPN集电极区域两者的横向部分且将增加其BV。以下描述提供具有较高BV图1B的PNP晶体管100的结构。首先，如所描述及图1、1A及1B中展示那样提供SOI晶片。接下来，完成第一遮蔽及植入步骤以在PNP区域中的BOX103下方形成经高度～1e171cm3掺杂的n型层106。经高度掺杂的n型层106位于PNP区域的垂直下方且朝向n型多晶硅插塞110延伸且耦合到所述插塞。在垫氧化之后氮化物沉积之前执行第二遮蔽及植入步骤以形成有源装置区域104中的3e14到3e16之间的均匀集电极掺杂。完成第三遮蔽及蚀刻步骤以提供硬掩模用于在有源装置区域104中界定绝缘体层STI105且用于在有源装置区域104中沉积绝缘体层STI105。形成深沟槽109以围绕PNP晶体管100及n型多晶硅插塞110。所述沟槽从裸片的顶部延伸到BOX103的底部，且n型多晶硅插塞从裸片的顶部延伸到BOX103且穿过BOX103延伸到BOX103下方的经高度掺杂的n型层106中。n型多晶硅插塞接触BOX103下方的经植入的n型层且延伸到裸片的顶部从而提供到经植入的n型层的顶部触点。在外延层112之内沉积基极外延半导体层113，在有源装置区域104的顶部上界定且使用具有相反导电类型的杂质掺杂基极外延半导体层113，其中基极触点111耦合到基极外延半导体层113。且最后，发射极区域108覆盖基极外延半导体层113的一部分。发射极区域108使用与有源装置区域104相同的导电类型高度掺杂。以下描述提供具有图1A中的高BV的NPN晶体管200的结构。首先，如所描述及在图1、1A及1B中展示那样提供SOI晶片。在垫氧化之后氮化物沉积之前执行第一遮蔽及植入步骤以形成有源装置区域204中的介于3e14到3e16cm3之间的均匀集电极掺杂。完成第二遮蔽及蚀刻步骤以提供硬掩模用于在有源装置区域204中界定绝缘体层STI105且用于在有源装置区域204中沉积绝缘体层STI105。深沟槽109经形成以围绕NPN晶体管200及p型多晶硅插塞210。沟槽从裸片的顶部延伸到BOX103的底部，且p型多晶硅插塞从裸片的顶部延伸到BOX103且穿过BOX103延伸到BOX103下方的p型层101中。p型多晶硅插塞接触BOX103下方的p型层且延伸到裸片的顶部从而提供到p型层101的顶部触点。在有源装置区域204的顶部上沉积、界定且使用具有相反导电类型的杂质掺杂基极外延半导体层213，其中基极触点211耦合到基极外延半导体层213。且最后，发射极区域208覆盖基极外延半导体层213的一部分。发射极区域208使用与第一外延层204相同的导电类型高度掺杂。用于NPN及PNP的基极外延半导体可为SiGe或硅。也可在两个操作中沉积基极外延半导体，一者用于NPN且一者用于PNP。在图2、2A及2B中所展示的另一实例中，互补PNP300及NPN400结构包含SOI半导体结构，其具有：n型区域301；相应有源装置区域104及204；及位于其间、接触并将n型区域301与有源装置区域104及204电隔离的掩埋绝缘体层BOX103。有源装置区域104及204的初始掺杂水平可为n型、～1e141cm3。在此实例中，使用单晶硅实施n型区域301及有源装置区域104及204。为形成具有较高PNPBV的结构，n型区域106包含于PNP300晶体管的掩埋绝缘体层BOX103下方，这通过穿过SOI晶片的有源装置区域及BOX103总共1.5到2um将约2e15到1e17的施主杂质植入n型区域301中来进行。此外，产生较高NPN400BV的结构包含位于NPN晶体管的掩埋绝缘体层BOX103下方的p型区域406，这通过穿过SOI晶片的有源装置区域204及BOX103总共1.5到2um将约2e15到1e17的受主杂质植入n型区域301中来进行。稍后在此工艺流程中，n型区域106及p型区域406通过经掺杂的多晶硅插塞从顶部连接且分别在Vcc及GND处偏置。因为衬底为n型材料，所以可将Vcc施加到n型区域301或顶部触点Vcc。在此情况中，其将耗尽PNP集电极区域及NPN集电极区域两者的横向部分且将增加其BV。以下描述提供具有图2B中的较高BV的NPN晶体管300的结构。首先，如所描述及在图2、2A及2B中展示那样提供SOI晶片。接下来，完成第一遮蔽及植入步骤以在PNP区域中的BOX103下方形成经高度～1e171cm3掺杂的n型层106。经高度掺杂的n型层106位于PNP区域的垂直下方且延伸朝向n型多晶硅插塞110且耦合到所述插塞。在垫氧化之后氮化物沉积之前执行第二新遮蔽及植入步骤以形成有源装置区域104中的3e14到3e16之间的均匀集电极掺杂。完成第三遮蔽及蚀刻步骤以提供硬掩模用于在有源装置区域104中界定浅沟槽绝缘层STI105且用于在有源装置区域104中沉积浅沟槽绝缘层STI105。深沟槽109经形成以围绕PNP晶体管300及n型多晶硅插塞110。沟槽从裸片的顶部延伸到BOX103的底部，且n型多晶硅插塞110从裸片的顶部延伸到BOX103且穿过BOX103延伸到BOX103下方的经高度掺杂的n型层106中。n型多晶硅插塞110接触BOX103下方的经植入的n型层且延伸到裸片的顶部从而提供到经植入的n型层106的顶部触点。在有源装置区域104的顶部上沉积、界定及且使用具有相反导电类型的杂质掺杂基极外延半导体层113，其中基极触点111耦合到基极外延半导体层113。且最后，发射极区域108覆盖基极外延半导体层113的一部分。发射极区域108使用与第一外延层104相同的导电类型高度掺杂。以下描述提供具有图1B中的高BV的NPN晶体管400的结构。首先，如所描述及在图2、2A及2B中展示那样提供SOI晶片。接下来，完成第一遮蔽及植入步骤以在NPN区域中的BOX103下方形成经高度～1e171cm3掺杂的p型层406。经高度掺杂的p型层406位于NPN区域的垂直下方且延伸朝向p型多晶硅插塞210且耦合到所述插塞。在垫氧化之后氮化物沉积之前执行第二新遮蔽及植入步骤以形成有源装置区域204中的3e14到3e161cm3之间的均匀集电极掺杂。完成第三遮蔽及蚀刻步骤以提供硬掩模用于在有源装置区域204中界定绝缘体层STI105且用于在有源装置区域204中沉积绝缘体层STI105。深沟槽109经形成以围绕NPN晶体管400及p型多晶硅插塞210。沟槽从裸片的顶部延伸到BOX103的底部，且p型多晶硅插塞210从裸片的顶部延伸到BOX103且穿过BOX103延伸到BOX103下方的经高度掺杂的p型层406中。p型多晶硅插塞210接触BOX103下方的经植入的p型层406且延伸到裸片的顶部从而提供到经植入的p型层406的顶部触点。在有源装置区域204的顶部上沉积、界定且使用具有相反导电类型的杂质掺杂基极外延半导体层213，其中基极触点211耦合到基极外延半导体层213。且最后，发射极区域208覆盖基极外延半导体层213的一部分。发射极区域108使用与第一外延层204相同的导电类型高度掺杂。用于NPN及PNP的基极外延半导体可为SiGe或硅。也可在两个操作中沉积基极外延半导体，一者用于NPN且一者用于PNP。图3展示BVCERfT对降低表面电场n型层的相依性。针对具有横向集电极的PNP在具有降低表面电场N型层的情况下菱形及不具有降低表面电场N型层的情况下三角形计算BVCER的相依性实线及在VCE＝10V下的fTpeak虚线。在不具有N型区域的情况下，PNPBV在～38V下饱和。通过比较，在具有N区域的情况下，PNPBV在100V以上饱和。在所描述的实例中修改是可能的，且在权利要求书范围内的其它实施例是可能的。

权利要求：1.一种集成电路，其包括：半导体衬底，其具有表面；第一区域，其沿着所述表面，所述第一区域具有第一导电类型；绝缘体层，其邻接所述第一区域；第二区域，其邻接所述绝缘体层，所述第二区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入到所述第二区域；以及沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述第一区域。2.根据权利要求1所述的集成电路，其中所述沟槽结构将所述第一区域自所述导电路径隔离。3.根据权利要求1所述的集成电路，其进一步包括：第一沟槽结构和第二沟槽结构，所述第一沟槽结构和所述第二沟槽结构中的每一者从所述表面延伸并达到所述绝缘体层，其中所述导电路径位于所述第一沟槽结构和所述第二沟槽结构之间且具有比所述第一沟槽结构和所述第二沟槽结构中的每一者更深的深度。4.根据权利要求1所述的集成电路，其中：所述第一导电类型包含p型；所述第二导电类型包含n型；以及所述导电路径包含n型多晶硅插塞。5.根据权利要求1所述的集成电路，其中：所述第一导电类型包含n型；所述第二导电类型包含p型；以及所述导电路径包含p型多晶硅插塞以及将所述p型多晶硅插塞和所述第二区域界接的p型触点区域。6.根据权利要求1所述的集成电路，其中所述绝缘体层位于所述第一区域之下。7.根据权利要求1所述的集成电路，其中所述第二区域位于所述绝缘体层之下。8.根据权利要求1所述的集成电路，其中所述导电路径具有从所述表面延伸的第一端以及在所述绝缘体层之下延伸并到达所述第二区域的第二端。9.一种集成电路，其包括：半导体衬底，其具有表面；第一区域，其沿着所述表面，所述第一区域具有第一导电类型；绝缘体层，其邻接所述第一区域；第二区域，其邻接所述绝缘体层，所述第二区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入所述第二区域；沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述第一区域；所述半导体衬底具有所述第一导电类型；以及所述第二区域包含具有第二导电类型的经掩埋掺杂区域。10.一种集成电路，其包括：半导体衬底，其具有表面；第一区域，其沿着所述表面，所述第一区域具有第一导电类型；绝缘体层，其邻接所述第一区域；第二区域，其邻接所述绝缘体层，所述第二区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入所述第二区域；沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述第一区域；所述半导体衬底具有所述第二导电类型；以及所述第二区域包含经掩埋掺杂区域，所述经掩埋掺杂区域具有比所述半导体衬底更高的掺杂浓度。11.一种集成电路，其包括：半导体衬底，其具有表面；第一区域，其沿着所述表面，所述第一区域具有第一导电类型；绝缘体层，其邻接所述第一区域；第二区域，其邻接所述绝缘体层，所述第二区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入到所述第二区域；沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述第一区域；所述半导体衬底具有所述第二导电类型；以及所述第二区域包含与所述半导体衬底相同的掺杂浓度。12.一种集成电路，其包括：半导体衬底，其具有表面；第一区域，其沿着所述表面，所述第一区域具有第一导电类型；绝缘体层，其邻接所述第一区域；第二区域，其邻接所述绝缘体层，所述第二区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入到所述第二区域；沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述第一区域；双极型晶体管，其具有：集电极层，其位于所述第一区域中，所述集电极层具有所述第一导电类型；基极层，其位于所述集电极层之上，所述基极层具有所述第二导电类型；以及发射极层，其位于所述基极层之上，所述发射极层具有所述第一导电类型。13.一种集成电路，其包括：半导体衬底，其具有表面；双极型晶体管，其具有集电极区域，所述集电极区域位于所述表面之下并在所述表面附近，且所述集电极区域具有第一导电类型；第一绝缘体层，其邻接所述集电极区域；经掺杂区域，其邻接所述绝缘体层，所述经掺杂区域具有与所述第一导电类型相反的第二导电类型；导电路径，其从所述表面延伸、穿过所述绝缘体层，并进入所述经掺杂区域；以及沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述沟槽结构围绕所述集电极区域并将所述集电极区域自所述导电路径隔离。14.根据权利要求13所述的集成电路，其中：所述第一导电类型包含p型；所述第二导电类型包含n型；以及所述导电路径包含n型多晶硅插塞。15.根据权利要求13所述的集成电路，其进一步包括：第一端子，其用于接收第一电压供给GND；第二端子，其用于接收第二电压供给VCC，所述第二电压供给VCC比所述第一电压供给GND更高，所述第二端子耦合到所述n型多晶硅插塞。16.根据权利要求13所述的集成电路，其中：所述第一导电类型包含n型；所述第二导电类型包含p型；以及所述导电路径包含p型多晶硅插塞以及将所述第二端和所述经掺杂区域界接的p型触点区域。17.根据权利要求16所述的集成电路，其进一步包括：第一端子，其用于接收第一电压供给VCC；第二端子，其用于接收第二电压供给GND，所述第二电压供给GND比所述第一电压供给VCC更低，所述第二端子耦合到所述p型多晶硅插塞。18.根据权利要求13所述的集成电路，其中：所述半导体衬底具有第一掺杂浓度；以及所述经掺杂区域具有比所述第一掺杂浓度更高的第二掺杂浓度。19.根据权利要求13所述的集成电路，其中所述绝缘体层位于所述集电极区域之下。20.根据权利要求13所述的集成电路，其中所述经掺杂区域位于所述绝缘体层之下。21.根据权利要求13所述的集成电路，其中所述导电路径具有从所述表面延伸的第一端以及在所述绝缘体层之下延伸并到达所述经掺杂区域的第二端。22.一种集成电路，其包括：半导体衬底，其具有表面；第一晶体管，其具有第一p型区域，所述第一p型区域位于所述表面之下并在所述表面附近；第二晶体管，其具有第一n型区域，所述第一n型区域位于所述表面之下并在所述表面附近；第一绝缘体层，其位于所述第一p型区域以及所述第一n型区域的正下方；第二n型区域，其位于所述绝缘体层之下且与所述第一p型区域重叠；第二p型区域，其位于所述绝缘体层之下且与所述第一n型区域重叠；n型多晶硅插塞，其从所述表面延伸并贯穿所述绝缘体层以达到所述第二n型区域；以及p型多晶硅插塞，其从所述表面延伸并贯穿所述绝缘体层以达到所述第二p型区域。23.根据权利要求22所述的集成电路，其进一步包括：第一沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述第一沟槽结构位于所述第一p型区域和所述n型多晶硅插塞之间；以及第二沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述第二沟槽结构位于所述第一n型区域和所述p型多晶硅插塞之间。24.根据权利要求22所述的集成电路，其进一步包括：第一沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述第一沟槽结构分别围绕所述第一p型区域和所述n型多晶硅插塞；以及第二沟槽结构，其从所述表面延伸并达到所述绝缘体层，所述第二沟槽结构分别围绕所述第一n型区域和所述p型多晶硅插塞。25.根据权利要求22所述的集成电路，其进一步包括：第一端子，其经配置以接收第一电压供给VCC，所述第一端子耦合到所述n型多晶硅插塞；第二端子，其经配置以接收第二电压供给GND，所述第二电压供给GND比所述第一电压供给VCC更低，所述第二端子耦合到所述p型多晶硅插塞。26.一种制作集成电路的方法，其包括：提供半导体衬底，所述半导体衬底具有表面；提供第一晶体管，所述第一晶体管具有位于所述表面之下并在所述表面附近的第一p型区域；提供第二晶体管，所述第二晶体管具有位于所述表面之下并在所述表面附近的第一n型区域；提供绝缘体层，所述绝缘体层位于所述第一p型区域和所述第一n型区域的正下方；提供第二n型区域，所述第二n型区域位于所述绝缘体层之下并与所述第一p型区域重叠；提供第二p型区域，所述第二p型区域位于所述绝缘体层之下并与所述第一n型区域重叠；提供n型多晶硅插塞，所述n型多晶硅插塞从所述表面延伸且贯穿所述绝缘体层以到达所述第二n型区域；以及提供p型多晶硅插塞，所述p型多晶硅插塞从所述表面延伸且贯穿所述绝缘体层以到达所述第二p型区域。27.根据权利要求26所述的方法，其进一步包括：提供第一沟槽结构，所述第一沟槽结构从所述表面延伸并到达所述绝缘体层，所述第一沟槽结构位于所述第一p型区域和所述n型多晶硅插塞之间；以及提供第二沟槽结构，所述第二沟槽结构从所述表面延伸并到达所述绝缘体层，所述第二沟槽位于所述第一n型区域和所述p型多晶硅插塞之间。28.根据权利要求26所述的方法，其进一步包括：提供第一沟槽结构，所述第一沟槽结构从所述表面延伸并达到所述绝缘体层，所述第一沟槽结构分别围绕所述第一p型区域和所述n型多晶硅插塞；以及提供第二沟槽结构，所述第二沟槽结构从所述表面延伸并达到所述绝缘体层，所述第二沟槽结构分别围绕所述第一n型区域和所述p型多晶硅插塞。29.根据权利要求26所述的方法，其进一步包括：提供第一端子，所述第一端子经配置以接收第一电压供给VCC，所述第一端子耦合到所述n型多晶硅插塞；提供第二端子，所述第二端子经配置以接收第二电压供给GND，所述第二电压供给GND比所述第一电压供给VCC更低，所述第二端子耦合到所述p型多晶硅插塞。

百度查询： 德州仪器公司 具有SOI上横向集电极的HV互补双极型晶体管