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申请/专利权人：浙江大学

摘要：本发明公开了一种基于嵌入式CCIA和混合型DSM的读出电路。该读出电路包括嵌入式CCIA和混合型DSM，嵌入式CCIA嵌于混合型DSM的环路中，将嵌入式CCIA的虚地点作为输入差分信号和反馈差分信号的求和节点。混合型DSM包括RC积分器、第一SC积分器、第二SC积分器、1.5位量化器以及反馈DAC。其中，RC积分器是CT积分器，降低了对CCIA的带宽要求；SC积分器是DT积分器，降低了对过量环路延时和RC系数变化的敏感性，并且能够减少PVT的影响，提高ROIC的鲁棒性。混合型DSM有利于实现高能效高精度读出电路。

主权项：1.一种基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，包括嵌入式CCIA和混合型DSM；所述嵌入式CCIA嵌于所述混合型DSM的环路中，将嵌入式CCIA的虚地点作为输入差分信号和反馈差分信号的求和节点；混合型DSM包括RC积分器、第一SC积分器、第二SC积分器、1.5位量化器以及反馈DAC；读出电路的输入差分信号和反馈DAC输出的反馈差分信号输入嵌入式CCIA进行求和并放大，输出第一中间差分信号；嵌入式CCIA输出的第一中间差分信号与DB控制时钟φDB一起输入RC积分器，输出第二中间差分信号；RC积分器输出的第二中间差分信号与两相非交叠时钟φ1和φ2一起输入第一SC积分器，在两相非交叠时钟φ1和φ2的控制下对第二中间差分信号进行采样积分，输出第三中间差分信号；第一SC积分器输出的第三中间差分信号与两相非交叠时钟φ1和φ2一起输入第二SC积分器，在两相非交叠时钟φ1和φ2的控制下对第三中间差分信号进行采样积分，并对RC积分器输出的第二中间差分信号和第一SC积分器输出的第三中间差分信号进行求和，输出第四中间差分信号；第二SC积分器输出的第四中间差分信号与时钟φ1一起输入1.5位量化器，由时钟φ1控制1.5位量化器对第二SC积分器输出的第四中间差分信号进行量化，最终得到2位数字输出信号；该2位数字输出信号作为读出电路的最终输出，同时控制反馈DAC输出差分信号的正负性；所述2位数字输出信号与RZDAC的控制时钟φRZ、斩波时钟φCHOP、DAC的参考差分信号VREFP和VREFN一起输入反馈DAC中，生成反馈差分信号。

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