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摘要：本发明公开了一种DDR主机低延迟小面积读数据通路，属于DDR主机读数据通路技术领域，该读数据通路通过计算出实际采样点的DQS和PHY_CLK的相位关系，先在DQS时钟域将DQ扩展成到4倍UI，利用计算出的实际采样点的DQS延迟信息，选择PHY_CLK的某个合适的上升沿，对这个被扩大到4倍UI的DQ进行采样，直接产生dfi_rddata和dfi_rddata_valid信号，从而将DQS与PHY_CLK跨时钟域延迟降到最低，以及在DQS时钟域完成串并转化，不采用FIFO，最终达到最小延迟和面积占用。
主权项：1.一种DDR主机低延迟小面积读数据通路，其特征在于，该读数据通路通过计算出实际采样点的DQS和PHY_CLK的相位关系，先在DQS时钟域将DQ扩展成到4倍UI，利用计算出的实际采样点的DQS延迟信息，选择PHY_CLK的某个合适的上升沿，对这个被扩大到4倍UI的DQ进行采样，直接产生dfi_rddata和dfi_rddata_valid信号，从而将DQS与PHY_CLK跨时钟域延迟降到最低，以及在DQS时钟域完成串并转化，最终达到最小延迟和面积占用。
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百度查询： 灿芯半导体(苏州)有限公司 一种DDR主机低延迟小面积读数据通路
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