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申请/专利权人：京微齐力(北京)科技有限公司

摘要：本发明公开了一种IP与EFPGA的端口连接方法，包括步骤：使用硬件描述语言建立层次化设计工程；基于层次化设计工程中IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上；对层次化设计工程运行逻辑综合，输出综合结果；综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息。一种优选方法，包括多次重复综合结果中每一个IO随机分配合法的IO资源位置信息,并分别进行全局布局、详细布局和绕线得到时序性能结果；将多个时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。用多个IO的位置去替代单一位置的IP，使集成IP的工作规范化和流程化。

主权项：1.一种IP与EFPGA的优选端口连接方法，其特征在于，包括步骤：使用硬件描述语言建立层次化设计工程，所述层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块；基于所述IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到所述顶层模块的端口上；对所述层次化设计工程运行逻辑综合，输出综合结果；所述综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息；对得到的IO资源的位置信息进行全局布局、详细布局和绕线，得到绕线的时序性能结果；至少两次对综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配，保存每次的IO资源的位置信息及其对应的时序性能结果；将多个所述时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。

全文数据：一种IP与EFPGA端口连接方法及其优选方法技术领域本发明涉及IP与EFPGA集成连接领域，尤其涉及一种IP与EFPGA端口连接方法及其优选方法。背景技术目前，在系统集成中经常会有一个内部IP或第三方IP与EFPGA集成连接的要求，IP的端口与EFPGA的输入和输出IO相连接集成新的芯片，集成后的性能是我们很重视的一个重要环节，EFPGA的四边有大量的输入和输出IO，常规的集成连接会综合评估EFPGA的四边IO端口的性能，导致在连接全局布局和详细布局不能兼顾的弊端。发明内容本发明的目的在于解决现有技术存在的缺陷。为达到上述目的，第一方面一种IP与EFPGA的端口连接方法，包括步骤：使用硬件描述语言建立层次化设计工程，层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块；基于IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上；对层次化设计工程运行逻辑综合，输出综合结果；综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息。第二方面一种IP与EFPGA的优选端口连接方法，包括步骤：使用硬件描述语言建立层次化设计工程，层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块；基于IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上；对层次化设计工程运行逻辑综合，输出综合结果；综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息；对得到的IO资源的位置信息进行全局布局、详细布局和绕线，得到绕线的时序性能结果；至少两次对综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配，保存每次的IO资源的位置信息及其对应的时序性能结果；将多个时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。优选地，欲连接EFPGA的IO模块的单侧端口的IO资源分为输入资源组和输出资源组；综合结果中的每一个IO根据方向性，选择输入资源组或输出资源组中的任一合法IO资源进行分配。优选地，至少两次重复上述步骤时，选择EFPGA同侧的单侧端口。优选地，硬件描述语言为VHDL或Verilog语言。优选地，层次化设计工程根据欲连接EFPGA进行设计。本发明的优点在于：能够很好的保证IP与EFPGA集成后的性能，用多个IO的位置去替代单一位置的IP，而不是盲目的定义二者间的连接关系，使集成IP的工作规范化和流程化。附图说明为了更清楚说明本发明实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为一种IP与EFPGA的端口连接方法流程图；图2为一种IP与EFPGA的优选端口连接方法流程图。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图1为一种IP与EFPGA的端口连接方法流程图。如图1所示，步骤包括：步骤S101：使用硬件描述语言建立层次化设计工程，层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系、顶层模块和底层模块。步骤S102：基于IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上。步骤S103：对层次化设计工程运行逻辑综合，输出综合结果。步骤S104：综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配。步骤S105：当各IO具备合法位置后保存IO资源的位置信息。在一个具体实施例中，层次化设计工程使用Verilog语言根据目标EFPGA设计。使用EFPGA的IO模块的左侧端口进行IO资源分配。基于IP在EFPGA上的逻辑关系将IP的IO端口映射到所述顶层模块的端口上，进而对层次化设计工程运行逻辑综合，输出综合结果。同时，将EFPGA的IO模块的左侧端口的IO资源分为输入资源组和输出资源组；综合结果中的每一个IO根据方向性，选择输入资源组或输出资源组中的任一合法IO资源进行分配。进而得到IO资源的位置信息。同理，也可将EFPGA的IO模块的除左侧外的任一侧端口的IO资源分为输入资源组和输出资源组，供综合结果中的每一个IO根据方向性进行选择和分配，进而得到IO资源的位置信息。图2为一种IP与EFPGA的优选端口连接方法流程图。如图2所示，步骤包括：步骤S101：使用硬件描述语言建立层次化设计工程，层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块。步骤S102：基于IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上。步骤S103：对层次化设计工程运行逻辑综合，输出综合结果。步骤S104：综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配。步骤S105：当各IO具备合法位置后保存IO资源的位置信息。步骤S106：对得到的IO资源的位置信息进行全局布局、详细布局和绕线，得到绕线的时序性能结果。在完成一次步骤S101-步骤S106之后得到1组IO资源的位置信息及其对应的时序性能结果，至少两次重复步骤S104-步骤S106之后，得到至少两组IO资源的位置信息及其对应的时序性能结果之后执行步骤S107。步骤S107：将多个时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。在一个具体实施例中，层次化设计工程使用Verilog语言根据目标EFPGA设计。我们对一个IP在进行完步骤S101-步骤S106一次之后，进行了99次步骤S104-步骤S106，得到100组IO资源的位置信息，并根据时序性能结果找到IP与EFPGA的集成性能最好的连接位置。进而根据IP的端口信息和集成性能最好的连接位置信息确定对应连接的具体IO，集成IP和EFPGA为一个系统整体。本发明提供了IP与EFPGA的端口连接方法及其优选方法，能够很好的保证IP与EFPGA集成后的性能，用多个IO的位置去替代单一位置的IP，而不是盲目的定义二者间的连接关系，使集成IP的工作规范化和流程化。以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

权利要求：1.一种IP与EFPGA的端口连接方法，其特征在于，包括步骤：使用硬件描述语言建立层次化设计工程，所述层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块；基于所述IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到所述顶层模块的端口上；对所述层次化设计工程运行逻辑综合，输出综合结果；所述综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息。2.根据权利要求1所述的方法，其特征在于，所述欲连接EFPGA的IO模块的单侧端口的IO资源分为输入资源组和输出资源组；所述综合结果中的每一个IO根据方向性，选择所述输入资源组或所述输出资源组中的任一合法IO资源进行分配。3.根据权利要求1所述的方法，其特征在于，所述硬件描述语言为VHDL或Verilog语言。4.根据权利要求1所述的方法，其特征在于，所述层次化设计工程根据所述欲连接EFPGA进行设计。5.一种IP与EFPGA的优选端口连接方法，其特征在于，包括步骤：使用硬件描述语言建立层次化设计工程，所述层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块；基于所述IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到所述顶层模块的端口上；对所述层次化设计工程运行逻辑综合，输出综合结果；所述综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息；对得到的IO资源的位置信息进行全局布局、详细布局和绕线，得到绕线的时序性能结果；至少两次对综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配，保存每次的IO资源的位置信息及其对应的时序性能结果；将多个所述时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。6.根据权利要求5所述的方法，其特征在于，所述欲连接EFPGA的IO模块的单侧端口的IO资源分为输入资源组和输出资源组；所述综合结果中的每一个IO根据方向性，选择所述输入资源组或所述输出资源组中的任一合法IO资源进行分配。7.根据权利要求5所述的方法，其特征在于，所述至少两次重复上述步骤时，选择EFPGA同侧的单侧端口。8.根据权利要求5所述的方法，其特征在于，所述硬件描述语言为VHDL或Verilog语言。9.根据权利要求5所述的方法，其特征在于，所述层次化设计工程根据所述欲连接EFPGA进行设计。

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