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申请/专利权人：长鑫存储技术(上海)有限公司

摘要：本申请实施例至少提供一种读操作电路，包括：DBI编码模块，用于从存储块中读出读取数据，并根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供DBI信号线传输的DBI数据，DBI端口用于接收DBI数据；并串转换电路，用于对全局总线数据进行并串转换，以生成DQ端口的输出数据；数据缓冲模块，通过全局总线连接于存储块；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为低。本申请实施例的技术方案可以实现在Precharge下拉架构的全局总线上传输“0”的数据较多，从而可以减少内部全局总线翻转次数，大幅压缩电流，降低功耗。

主权项：1.一种读操作电路，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口、DBI端口和存储块，所述读操作电路包括：DBI编码模块，连接于所述存储块，用于从所述存储块中读出读取数据，并根据所述读取数据中为高的数据的位数，确定是否翻转所述读取数据，以输出供全局总线传输的全局总线数据和DBI信号线传输的DBI数据，所述DBI端口用于接收所述DBI数据；其中，所述DBI编码模块用于在所述读取数据中为高的数据的位数大于预设值的情况下，将所述读取数据的翻转数据作为所述全局总线数据输出，并将所述DBI数据置为高；以及在所述读取数据中为高的数据的位数小于等于所述预设值的情况下，将原始的所述读取数据作为所述全局总线数据输出，并将所述DBI数据置为低；并串转换电路，通过所述全局总线连接于所述DQ端口和所述DBI编码模块之间，用于对所述全局总线数据进行并串转换，以生成所述DQ端口的输出数据；数据缓冲模块，通过所述全局总线连接于所述存储块；预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为低；所述数据缓冲模块包括多个PMOS晶体管，所述PMOS晶体管的栅极连接于所述存储块，所述PMOS晶体管的漏极连接于所述全局总线；以及所述预充电模块包括多个NMOS晶体管和多个保持电路，所述NMOS晶体管的栅极连接于所述预充电信号线，所述NMOS晶体管的漏极连接于所述全局总线，所述保持电路的输入和输出端连接于所述全局总线。

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百度查询： 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法