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申请/专利权人：灿芯半导体(上海)股份有限公司

摘要：本发明公开了一种ADC下极板采样电路，包括：共模电平检测部分和ADC采样电容部分，所述共模电平检测部分包括共模电平保护电路，所述ADC采样电容部分包括ADC采样电路；所述共模电平保护电路是由三组电阻分压，两个比较器以及相对应的逻辑电路组成。本发明通过内置共模电平检测电路，使得超出设计范围的ADC输入共模电平不被传导到电容的顶板，这样即使电容顶板及其连接的比较器或者放大器使用core器件也能够承受异常状态导致的ADC输入共模电平范围。

主权项：1.一种ADC下极板采样电路，其特征在于，包括：共模电平检测部分和ADC采样电容部分；所述共模电平检测部分包括三组电阻，两个比较器以及相应的输出逻辑；第一组电阻包括电阻R1P以及电阻R1N，两个电阻有一端都连接到第一比较器i1以及第二比较器i2的正端输入信号VCP电平上，电阻的另外一端分别连接到正输入信号Vip以及负输入信号Vin上；第二组电阻包括电阻R2P以及电阻R2N，两个电阻有一端都连接到第一比较器i1的负端输入信号VCN1电平上，电阻的另外一端分别连接到正参考电平Vrefp以及负参考电平Vrefn上；第三组电阻包括电阻R3P以及电阻R3N，两个电阻有一端都连接到第二比较器i2的负端输入信号VCN2电平上，电阻的另外一端分别连接到正参考电平Vrefp以及负参考电平Vrefn上；所述比较器i1以及比较器i2的端口包括正输入端、负输入端以及输出端；所述相应的输出逻辑包括第一比较器i1的输出端连接到D触发器i3的数据输入D端，第二比较器i2的输出端连接到D触发器i4的数据输入D端，时钟信号CK1P经过反相器i7输入到D触发器i3以及D触发器i4的时钟输入Clk端；D触发器i3的反输出QN端以及D触发器i4正输出Q端经过与门i5得到FLG_ERR信号；FLG_ERR信号经过反相器i7到与门i6，与门i6的另一个输入信号为时钟CK2，得到CK2D时钟信号；FLG_ERR信号以及CK2作为与门i8的2个输入信号产生时钟CK2P时钟信号；所述ADC采样电路包括：2个电容以及其对应的开关，正端电容的顶板端连接到2个开关分别由时钟信号CK2P,CK1P控制，这两个开关的另外一端都连接到顶板共模电平VTM；正端电容的底板连接到2个开关分别由时钟信号CK1,CK2D控制，这两个开关的另外一端分别连接到正输入信号Vip以及底板共模电平VCM上；负端电容的顶板端连接到2个开关分别由时钟信号CK2P,CK1P控制，这两个开关的另外一端都连接到顶板共模电平VTM；负端电容的底板连接到2个开关分别由时钟信号CK1,CK2D控制，这两个开关的另外一端分别连接到负输入信号Vin以及底板共模电平VCM上；输入时钟CK1以及输入时钟CK1P为采样信号，两个采样时钟同时上升，CK1P比CK1提前下降；CK2为转换时钟，CK2以及CK1为两相不交叠时钟；当正输入信号Vip以及负输入信号Vin的共模电平VICM大于设定的上限电压VTH1，则报警信号FLG_ERR＝1；当VICM小于设定的下限电压VTH2，则报警信号FLG_ERR＝1；当VICM在设定的上下限电压之间时，FLG_ERR＝0；当FLG_ERR＝0，采样电路的控制时钟信号CK2D与输入时钟CK2相同，CK2P为低电平信号；当FLG_ERR＝1，采样电路的控制时钟信号CK2P与输入时钟CK2相同，CK2D为低电平信号；比较器的输出结果等到CK1P的下降沿被DFF锁存进而生成FLG_ERR，因而当ADC的输入共模电平VICM满足VCM-VTHVICMVCM+VTH时，FLG_ERR＝0；当ADC的输入共模电平VCM-VTHVICM或者VICMVCM+VTH时，FLG_ERR＝1；FLG_ERR经过i7反相器跟ADC的转换信号做与得到CK2D，再用CK2D作为ADC采样电容底板连接到共模的VCM开关的时钟信号；在采样阶段，ADC的采样电容在CK1以及CK1P阶段正常工作，让R1P＝R1N，因此VCP的电压值为ADC的输入共模电平VICM；R2P的电阻值比RC2N大其电压VCN1大于Vrefp、Vrefn的共模电平VCM，记为VCM+VTH；R3P的电容值比R3N小其电压VCN2小于Vrefp、Vrefn的共模电平VCM，记为VCM-VTH。

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