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申请/专利权人:杭州旗捷科技股份有限公司
摘要:本申请涉及一种时钟加扰电路及芯片。时钟加扰电路包括加扰序列生成模块、比较值生成模块、比较模块、原始时钟模块,比较模块分别与加扰序列生成模块和比较值生成模块连接,比较模块与原始时钟模块连接,其中,加扰序列生成模块用于生成加扰数字序列,加扰数字序列包括数量为预设值的不同伪随机数,伪随机数为1至预设值之间的正整数;比较值生成模块用于生成预设数量的预设比较值,预设比较值为1至预设值之间的正整数;原始时钟模块用于生成原始时钟信号并发送至比较模块;比较模块用于将加扰数字序列与预设比较值进行比较确定比较结果,并基于比较结果和原始时钟信号输出加扰时钟信号。本申请时钟加扰电路实现了硬件资源消耗率可控。
主权项:1.一种时钟加扰电路,其特征在于,包括加扰序列生成模块、比较值生成模块、比较模块、原始时钟模块,所述比较模块分别与所述加扰序列生成模块和所述比较值生成模块连接,所述比较模块与所述原始时钟模块连接,其中,所述加扰序列生成模块用于生成加扰数字序列,所述加扰数字序列包括数量为预设值的不同伪随机数,所述伪随机数为1至所述预设值之间的正整数;所述比较值生成模块用于生成预设数量的预设比较值,所述预设比较值为1至所述预设值之间的正整数;所述原始时钟模块用于生成原始时钟信号并发送至所述比较模块;所述比较模块用于将所述加扰数字序列与所述预设比较值进行比较确定比较结果,并基于所述比较结果和所述原始时钟信号输出加扰时钟信号。
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权利要求:
百度查询: 杭州旗捷科技股份有限公司 时钟加扰电路及芯片
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