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申请/专利权人:博越微电子(江苏)有限公司
摘要:本发明的目的是提供一种适用于DDRPHY的时钟电路,该电路包括:占空比检测模块和模拟占空比校准模块;所述占空比检测模块位于模拟IO模块中,用于检测高速信号的占空比;所述模拟占空比校准模块位于模拟IO模块外并与所述占空比检测模块连接,用于校准模拟比较器的正负端。本发明能够让时钟在最后一级分叉,打出偶数数据和奇数数据给模拟IO,同时通过占空比检测模块,搭配数字控制逻辑,保证时钟的电路工作量,同时让数据的时序裕量达到最好。
主权项:1.一种适用于DDRPHY的时钟电路,其特征在于,包括:占空比检测模块和模拟占空比校准模块;所述占空比检测模块位于模拟IO模块中,用于检测高速信号的占空比;所述模拟占空比校准模块位于模拟IO模块外并与所述占空比检测模块连接,用于校准模拟比较器的正负端;所述占空比检测模块包括:滤波模块和检测模块;所述滤波模块与所述检测模块连接,包括:第一电容、第一电感、第一电阻和第二电容;所述第一电容的上极板和第一电感的第一端均连接到浪涌保护模块,所述第一电容的第二端接地;所述第一电感的第二端通过第三电容接地,第一电感的第二端连接到衬底选通模块;所述第二电容的上极板与第一电感相连,下极板接地;所述第一电阻的第一端与所述第二电容的上极板连接,所述第一电阻的第二端与所述第一电感连接;所述模拟占空比校准模块包括:第二电阻、第三电阻、第四电阻、第五电阻、第三电容、第四电容、第二非门、第三非门和第一比较器;所述第二电阻与第三电容并联,并与第三电阻连接;所述第三电阻与第二非门并联;所述第三电容的第一端连接CKP,第二端连接第二非门的输入端;所述第四电容的第一端连接CKN,第二端连接第三非门的输入端;所述第四电阻与第四电容并联,并与第五电阻连接;所述第五电阻与第三非门连接;所述第二非门的输出端与所述第一比较器的正输入端连接;所述第三非门的输出端与所述第一比较器的负输入端连接。
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