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申请/专利权人：三星显示有限公司

摘要：公开了一种扫描驱动器和包括扫描驱动器的显示装置。扫描驱动器包括配置成输出扫描信号和感测信号的多个级，其中，第i级其中，i为奇数包括公共电路和第一输出缓冲器，其中，公共电路配置成响应于前一进位信号、第一进位控制时钟信号和第二进位控制时钟信号来控制第一节点的电压和第二节点的电压，响应于感测导通信号和后续进位信号来控制采样节点的电压，以及基于第一节点的电压、第二节点的电压、采样节点的电压和感测时钟信号来控制第一驱动节点的电压和第二驱动节点的电压，并且第一输出缓冲器配置成响应于第一驱动节点的电压和第二驱动节点的电压来将扫描信号和感测信号输出到第i像素行。

主权项：1.扫描驱动器，包括：多个级，所述多个级配置成输出扫描信号和感测信号，其中，所述多个级中的第i级包括：公共电路，所述公共电路配置成响应于前一进位信号、第一进位控制时钟信号和第二进位控制时钟信号来控制第一节点的电压和第二节点的电压，响应于感测导通信号和后续进位信号来控制采样节点的电压，以及基于所述第一节点的电压、所述第二节点的电压、所述采样节点的电压和感测时钟信号来控制第一驱动节点的电压和第二驱动节点的电压；第一输出缓冲器，所述第一输出缓冲器配置成响应于所述第一驱动节点的电压和所述第二驱动节点的电压来将所述扫描信号和所述感测信号输出到第i像素行；以及第二输出缓冲器，所述第二输出缓冲器配置成响应于所述第一驱动节点的电压和所述第二驱动节点的电压来将所述扫描信号和所述感测信号输出到第i+1像素行，其中，i为奇数，其中，所述公共电路包括：第一驱动控制器，所述第一驱动控制器配置成响应于所述前一进位信号、所述第一进位控制时钟信号和所述第二进位控制时钟信号来控制所述第一节点的电压和所述第二节点的电压；第二驱动控制器，所述第二驱动控制器配置成响应于所述感测导通信号和所述后续进位信号来控制所述采样节点的电压，以及响应于所述第一节点的电压、所述第二节点的电压、所述采样节点的电压和所述感测时钟信号来控制所述第一驱动节点的电压和所述第二驱动节点的电压；第三驱动控制器，所述第三驱动控制器配置成响应于所述第一节点的电压和所述第二节点的电压来输出进位信号；以及第四驱动控制器，所述第四驱动控制器配置成响应于显示导通信号来将所述第一节点和所述第一驱动节点彼此电连接并且将所述第二节点和所述第二驱动节点彼此电连接，其中，所述第一驱动控制器包括：第四晶体管，所述第四晶体管连接在供给有第一电源的第一电源端子与所述第一节点之间，所述第四晶体管具有配置成接收所述前一进位信号或扫描起始信号的栅电极；第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管串联连接在所述第一节点与配置成输出所述进位信号的进位输出端子之间，所述第五晶体管具有连接到施加有所述第一进位控制时钟信号的第二进位控制时钟端子的栅电极，并且所述第六晶体管具有连接到所述第二节点的栅电极；第九晶体管，所述第九晶体管连接在所述第一节点与所述进位输出端子之间，所述第九晶体管具有配置成接收所述后续进位信号的栅电极；第三晶体管，所述第三晶体管连接在施加有所述第二进位控制时钟信号的第一进位控制时钟端子与所述第二节点之间，所述第三晶体管具有连接到所述第一节点的栅电极；以及第七晶体管，所述第七晶体管连接在所述第一电源端子与所述第二节点之间，所述第七晶体管具有连接到所述第一进位控制时钟端子的栅电极，其中，所述第二驱动控制器包括：第十六晶体管，所述第十六晶体管连接在施加有所述后续进位信号的输入端子与所述采样节点之间，所述第十六晶体管具有配置成接收所述感测导通信号的栅电极；第十七晶体管，所述第十七晶体管连接在第三节点与所述第一驱动节点之间，所述第十七晶体管具有连接到感测节点的栅电极；第十八晶体管，所述第十八晶体管连接在施加有第一感测时钟信号的第一感测时钟端子与所述第三节点之间，所述第十八晶体管具有配置成接收第二感测时钟信号的栅电极；第十九晶体管，所述第十九晶体管二极管连接在输出所述进位信号的进位输出端子与所述第三节点之间；第十四晶体管和第十五晶体管，所述第十四晶体管和所述第十五晶体管串联连接在施加有第三电源的第三电源端子与所述第二驱动节点之间，所述第十四晶体管和所述第十五晶体管具有分别连接到所述采样节点和所述第一驱动节点的栅电极；第二十四晶体管，所述第二十四晶体管连接在所述第十四晶体管和所述第十五晶体管的公共节点与供给有第一电源的第一电源端子之间，所述第二十四晶体管具有连接到所述第二驱动节点的栅电极；以及第二十五晶体管和第二十六晶体管，所述第二十五晶体管和所述第二十六晶体管串联连接在所述进位输出端子与所述第一驱动节点之间，所述第二十五晶体管和所述第二十六晶体管具有分别连接到施加有第三感测时钟信号的第三感测时钟端子和所述第二驱动节点的栅电极，其中，所述第三驱动控制器包括：第十晶体管，所述第十晶体管连接在施加有所述第一进位控制时钟信号的第二进位控制时钟端子与输出所述进位信号的进位输出端子之间，所述第十晶体管具有连接到所述第一节点的栅电极；以及第十一晶体管，所述第十一晶体管连接在所述进位输出端子与施加有第二电源的第二电源端子之间，所述第十一晶体管具有连接到所述第二节点的栅电极，其中，所述第四驱动控制器包括：第十二晶体管，所述第十二晶体管连接在所述第一节点与所述第一驱动节点之间，所述第十二晶体管具有配置成接收所述显示导通信号的栅电极；以及第十三晶体管，所述第十三晶体管连接在所述第二节点与所述第二驱动节点之间，所述第十三晶体管具有配置成接收所述显示导通信号的栅电极，其中，所述第一输出缓冲器包括：第一晶体管，所述第一晶体管连接在施加有第一扫描控制时钟信号的第一扫描控制时钟端子与配置成输出所述扫描信号的第一输出端子之间，所述第一晶体管具有连接到所述第一驱动节点的栅电极；第二晶体管，所述第二晶体管连接在施加有第三电源的第三电源端子与所述第一输出端子之间，所述第二晶体管具有连接到所述第二驱动节点的栅电极；第二十晶体管，所述第二十晶体管连接在施加有第一感测控制时钟信号的第一感测控制时钟端子与配置成输出所述感测信号的第二输出端子之间，所述第二十晶体管具有连接到所述第一驱动节点的栅电极；以及第二十一晶体管，所述第二十一晶体管连接在所述第三电源端子与所述第二输出端子之间，所述第二十一晶体管具有连接到所述第二驱动节点的栅电极，以及其中，所述第二输出缓冲器包括：第二十七晶体管，所述第二十七晶体管连接在施加有第二扫描控制时钟信号的第二扫描控制时钟端子与配置成输出所述扫描信号的第三输出端子之间，所述第二十七晶体管具有连接到所述第一驱动节点的栅电极；第二十八晶体管，所述第二十八晶体管连接在施加有第三电源的第三电源端子与所述第三输出端子之间，所述第二十八晶体管具有连接到所述第二驱动节点的栅电极；第二十九晶体管，所述第二十九晶体管连接在施加有第二感测控制时钟信号的第二感测控制时钟端子与输出所述感测信号的第四输出端子之间，所述第二十九晶体管具有连接到所述第一驱动节点的栅电极；以及第三十晶体管，所述第三十晶体管连接在所述第三电源端子与所述第四输出端子之间，所述第三十晶体管具有连接到所述第二驱动节点的栅电极。

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