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摘要：本发明公开了一种DDR主机DQS闸门控制电路，属于DQS闸门控制电路技术领域，控制电路采用dfi_rddata_en延迟整数周期加分数周期延迟的方式，控制信号gate_close_extend则控制是否将延迟后的dfi_rddata_en的正电平延展半周期。本发明，将闸门逻辑的开启与关闭与DQS时钟沿的距离做成可编程，最大可以到12周期，从而能够容忍往返延迟更大的变化,可以大幅度减少重新训练的频次；即便是系统变化大，需要重新训练的时候，闸门逻辑搜寻快速算法，可以在花费很少的时间，减少对有效带宽的占用。
主权项：1.一种DDR主机DQS闸门控制电路，其特征在于，该控制电路采用dfi_rddata_en延迟整数周期加分数周期延迟的方式，控制信号gate_close_extend则控制是否将延迟后的dfi_rddata_en的正电平延展半周期；其中，整数周期延迟通过移位寄存器实现，可编程信号gate_coarse_delay选择某个周期延迟的dfi_rddata_en锁存到DFF；而分数周期的前半周期延迟gate_fine_delay采用下降沿触发的DFF实现，剩下的后半周期用延迟线GateDLL结合控制信号gate_fine_delay实现。
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权利要求：
百度查询： 灿芯半导体(苏州)有限公司 一种DDR主机DQS闸门控制电路
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