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摘要：本发明提供一种基于FPGA的低时延数据处理方法，其包括以下步骤：FPGA处理单元检测接收使能信号是否有效，当接收使能信号有效时向接收FIFO存储器中写入帧同步符SYN，并将数据写入接收FIFO存储器中；FPGA处理单元检测接收使能信号是否有效，当接收使能信号无效时向接收FIFO存储器中写入帧结束符END，记录为一帧；预先设定帧数阈值，当接收到的数据帧数达到所述帧数阈值时，数据处理单元读取接收FIFO存储期内的数据并进行处理，并将处理后的数据通过FPGA处理单元写入发送FIFO存储器。本发明提供的基于FPGA的低时延数据处理方法，软、硬件协同，流水分割，使用FPGA实现收发分帧、定时发送、指令发送与软件数据并行处理，尽可能地提升了数据处理速度。

主权项：1.基于FPGA的低时延数据处理方法，其特征在于，包括以下步骤：FPGA处理单元检测接收使能信号是否有效，当所述接收使能信号有效时向接收FIFO存储器中写入帧同步符SYN，并将数据写入所述接收FIFO存储器中；FPGA处理单元检测接收使能信号是否有效，当所述接收使能信号无效时向所述接收FIFO存储器中写入帧结束符END，记录为一帧；预先设定帧数阈值，当接收到的数据帧数达到所述帧数阈值时，数据处理单元读取所述接收FIFO存储期内的数据并进行处理，并将处理后的数据通过所述FPGA处理单元写入发送FIFO存储器；FPGA处理单元在处理后的数据中检测到发送标识符SEND_EN时，从所述发送FIFO存储器中调取所述处理后的数据进行发送；或者所述FPGA处理单元在向所述接收FIFO存储器中写入帧同步符时启动定时器开始计时并将其作为处理时间；预先设定一处理时间阈值，当所述处理时间达到所述处理时间阈值时，所述FPGA处理单元从所述发送FIFO处理器中调取所述处理后的数据进行发送；其中；所述FPGA处理单元将数据写入所述接收FIFO存储器时，所述接收FIFO存储器的读写数据位宽的最高bit位用于指示数据有效性，1为无效，0位有效；次高bit位及低8bit相结合指示SYN和END；最高bit和次高bit都为0时，低8bit指示为数据；所述接收FIFO存储器的读写数据位宽为16bit，SYN定义为0x40FF，END定义为0x4000，无效数据定义为0x8000，有效数据定义为0x00XX。

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