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摘要：本发明涉及信号检测技术领域，具体涉及一种基于FPGA的高速LVDS信号质量检测方法及装置。该方法包括LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配；频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据；经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示。本发明规避了ADC芯片的使用，针对使用广泛的LVDS信号，对其信号质量给出一个简单、便捷、低成本的定性判断，可以大大降低检测成本。

主权项：1.一种基于FPGA的高速LVDS信号质量检测方法，其特征在于，所述基于FPGA的高速LVDS信号质量检测方法包括以下步骤：LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配；频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据；经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示；其中，等待PC下发开始采集指令，LVDS信号开始采集后，还包括相位校准，相位校准的方法为：FPGA内部产生一个周期性的同步信号作为TDC的start触发信号，LVDS输入信号作为TDC的stop信号，并得出start信号和stop信号之间的相位差；根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差；其中，在LVDS信号开始采集时，LVDS信号的采集方法包括：开始采集时调节延时步进，每调节一个延时步进，采集一次数据；存储每次延时步进的值和采集到的数据，直到所有步进调节完毕，获得对应次数的采样点数据；获得的采样点数据通过数据上传模块和通信模块发送给PC，并进行绘图显示，供用户参考；其中，开始采集时调节延时步进，其中，设延时单元的可调范围为D，可调节步进为N，则每个步进的延时值为DN；每调节一个延时步进，采集一次数据，其中，设包含8个采样点数据，则直到N个步进调节完毕时，获得8N个采样点数据。

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