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摘要：本发明涉及一种基于FPGA的片上异构DDR总线控制单元，属于载荷高性能计算、数据处理领域；包括总线互联模块、外设端口控制模块、时钟复位模块、处理器核、DDR外设和片上IP组件；总线互连模块部分实现处理器核与其他模块之间的总线控制，实现处理器核与外设端口控制模块的连接，以及片上其他IP组件的互连。提供处理器核对DDR外设的访问控制；本发明的总线控制单元基于AXI总线的多核配置，采用通用参数化设置方式设计，可以解决多处理器核的DDR总线访问和控制需要。
主权项：1.一种基于FPGA的片上异构DDR总线控制单元，其特征在于：包括总线互联模块、外设端口控制模块、时钟复位模块、处理器核、DDR外设和片上IP组件；时钟复位模块：生成复位信号和时钟信号，将复位信号和时钟信号发送至总线互连模块；同时将复位信号和时钟信号发送至外设端口控制模块；实现复位和时钟同步驱动；总线互连模块：接收时钟复位模块传来的复位信号和时钟信号；根据复位信号对各接口进行初始化复位；接收时钟信号的授时；接收处理器核传来的写总线信号，将写总线信号转发至外设端口控制模块；接收处理器核传来的读总线信号，将读总线信号转发至外设端口控制模块；接收外设端口控制模块传来的外设数据，将外设数据转发至处理器核；设置有预留接口，实现与片上IP组件扩展连接，实现对片上IP组件写控制或读取数据；处理器核：当需要写入DDR外设数据时，生成写总线信号，并将写总线信号发送至总线互联模块；当需要读取DDR外设数据时，生成读总线信号，并将读总线信号发送至总线互联模块；接收总线互连模块传来的外设数据；外设端口控制模块：接收时钟复位模块传来的复位信号和时钟信号；根据复位信号对各接口进行初始化复位；接收时钟信号的授时；接收总线互连模块传来的写总线信号，生成控制信号并发送至DDR外设，进行DDR外设写操作控制；接收总线互连模块传来的读总线信号，调用DDR外设的外设数据；并将外设数据转发至总线互连模块。
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百度查询： 西安空间无线电技术研究所 一种基于FPGA的片上异构DDR总线控制单元
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