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申请/专利权人：北京无线电计量测试研究所
摘要：本申请公开了一种SDRAM确定性延时方法和系统，解决了基于SDRAM的DRFM系统延时准确性低的问题。确定性延时方法，包含步骤：响应于延时更新且当前乒乓操作的所有读写过程完成，获取输入及输出数据流缓存的数据长度；判断乒乓操作中处于写状态的SDRAM的写地址与新的延时量的关系，更新新一轮乒乓操作的起始位置；对由于输入及输出缓存数据深度变化引入的延时漂移进行补偿修正。本申请通过FPGA内部BRAM对由于输入及输出缓存数据深度变化引起的延时漂移进行补偿修正，最终实现基于双SDRAM乒乓读写的DRFM系统的确定性延时。
主权项：1.一种SDRAM确定性延时方法，其特征在于，包含步骤：响应于延时更新且当前乒乓操作的所有读写过程完成，获取输入及输出数据流缓存的数据长度；判断乒乓操作中处于写状态的SDRAM的写地址与新的延时量的关系，更新新一轮乒乓操作的起始位置；对由于输入及输出缓存数据深度变化引入的延时漂移进行补偿修正。
全文数据：
权利要求：
百度查询： 北京无线电计量测试研究所 一种SDRAM确定性延时方法和系统
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