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申请/专利权人：北京计算机技术及应用研究所

摘要：本发明涉及一种HDLC通用IP软核，属于嵌入式领域。本发明IP软核配合处理器协同工作,将时钟抖动和偏移较大的门控时钟改进为时钟使能，减少IP软核对全局时钟资源的依赖，同时减少门控时钟导致的时序不稳问题；该IP软核通过静态传递参数可配置使用模式及监控模式，兼顾功能多样性和资源合理性要求；该IP软核预留逻辑层接口支持处理器软件动态配置功能；处理器软件可配置波特率、中断使能模式、同步字个数及空闲位个数等；可以对用户字段的通信协议进行自定义，保证传输协议的灵活性。用户仅需要在可视化界面进行简单配置，便可成功移植到自己设计中，同时还提供数据加密功能。本发明的IP软核通用性强，适应大多数型号。

主权项：1.一种HDLC通用IP软核，其特征在于，该IP软核包括总线接口、发送监控模块、接收监控模块、逻辑控制模块、发送缓存、接收缓存和HDLC协议核心；总线接口：解析用户的使用意图，对IP软核进行配置；发送接收监控模块：连接HDLC协议核心和总线接口，用户根据硬件芯片资源实际使用情况对两个监控模块进行不使能、部分使能或全使能；在排故模式下监控模块对逻辑控制模块的重要状态机和配置寄存器进行监控，辅助用户排故；逻辑控制模块：连接HDLC协议核心和总线接口，该模块拥有发送和接收两个核心状态机，两个核心状态机分别控制发送和接收两条通信链路的正常工作，维持IP软核的运作；发送接收缓存：为用户定制，连接HDLC协议核心和总线接口，该模块处理总线接口和协议核心时钟不同步的问题，并缓存发送接收的用户数据；HDLC协议核心：该模块为数据链路的核心组帧编解码模块，实现HDLC协议的组帧发送和接收解析；其中，逻辑控制模块将时钟抖动和偏移较大的门控时钟改进为时钟使能，为其他模块提供时钟；发送数据时用户通过逻辑层接口和IP软核的总线接口进行交互；将用户发送数据写入发送缓存，将动态配置信息与启动发送命令写入逻辑控制模块；逻辑控制模块根据启动发送命令控制内部发送状态机并根据协议核心时序将发送缓存中的用户数据传输给HDLC协议核心；HDLC协议核心的发送模块进行组帧编码，最终通过物理层tx接口输出；接收数据时，用户通过逻辑层接口和IP软核的总线接口进行交互；将动态配置信息与启动接收命令写入逻辑控制模块；逻辑控制模块根据启动接收命令打开接收状态机；并使能协议核心的接收模块；对接设备通过物理层接口的rx接口将数据流送入HDLC协议核心，协议核心的接收模块进行一帧数据接收并解析，将用户接收数据传给接收缓存模块；并将接收状态反馈给逻辑控制模块；逻辑控制模块根据接收状态产生中断；用户通过逻辑层接口和IP软核的总线接口进行交互，最终读取用户接收数据和接收状态信息。

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