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申请/专利权人：上海交通大学

摘要：本发明公开了一种稀疏矩阵乘法加速方法、FPGA、计算系统及存储介质，该方法用于计算稀疏矩阵A和矩阵B的乘积，稀疏矩阵A以稀疏块为单位存储在片外存储器上，所述方法包括：根据FPGA片上的可用计算资源、稀疏矩阵A的稀疏块尺寸配置计算单元的并行度参数；根据并行度参数以及片外存储器的数据位宽确定片外存储器的存储结构以及数据在片上缓冲区中的存储形式；将片上存储器中的数据传输到片上缓冲区，FPGA片上的稀疏核心计算单元对片上缓冲区中存储的数据进行计算，得到稀疏矩阵A与矩阵B的乘积。该方法通过引入计算单元和存储格式的可配置设计，实现针对不同的FPGA实现最佳的稀疏矩阵乘法加速硬件架构。

主权项：1.一种稀疏矩阵乘法加速方法，采用FPGA进行实施，用于计算稀疏矩阵A和矩阵B的乘积，其特征在于，稀疏矩阵A以稀疏块为单位存储在片外存储器上，所述方法包括：根据FPGA片上的可用计算资源、稀疏矩阵A的稀疏块尺寸配置计算单元的并行度参数；根据并行度参数以及片外存储器的数据位宽确定片外存储器的存储结构以及数据在片上缓冲区中的存储形式；将片上存储器中的数据传输到片上缓冲区，FPGA片上的稀疏核心计算单元对片上缓冲区中存储的数据进行计算，得到稀疏矩阵A与矩阵B的乘积；并行度参数包括PARALLELISM_M、PARALLELISM_K、PARALLELISM_N；PARALLELISM_M在数值上等于所述稀疏块在最稀疏情况下的非零元素数量除以稀疏块的列数K0；PARALLELISM_K＝稀疏块的列数K0；PARALLELISM_N＝数字信号处理器DSP数量PARALLELISM_M*PARALLELISM_K；其中，DSP数量用于表示FPGA片上的可用计算资源；所述片外存储器为高带宽内存HBM，所述片上缓冲区包括稀疏矩阵A的缓冲区——缓冲区A、稀疏矩阵A的索引信息的缓冲区——元数据缓冲区、矩阵B的缓冲区——缓冲区B；各缓冲区中数据以瓦片块为粒度进行存储；其中：稀疏矩阵A的数据在缓冲区A中的存储方式为：稀疏矩阵A的瓦片块包括多个稀疏块，瓦块片的列数Kt与稀疏矩阵A的列数K大小一致，瓦块片的行数Mt为M0的整数倍，M0为稀疏块的行数，缓冲区A的位宽为PARALLELISM_M*PARALLELISM_K*数据位宽A，缓冲区A的深度DEPTH_A为512；稀疏矩阵A的索引信息的数据在元数据缓冲区中的存储方式为：包括多个组，每个组的位宽为PARALLELISM_M*PARALLELISM_K*DATAWIDTH_IDX，元数据缓冲区的深度与DEPTH_A保持一致；其中DATAWIDTH_IDX等于以2为底K0的对数；矩阵B的数据在缓冲区B中的存储方式为：矩阵B的瓦片块的行数Kt与稀疏矩阵A的瓦片块的列数Kt保持一致，列数与PARALLELISM_N保持一致，矩阵元素以行优先的方式进行存储；缓冲区B共有PARALLELISM_N个组，每个组的数据位宽为PARALLELISM_K*DATAWIDTH_B，深度为KtK0；其中DATAWIDTH_B表示矩阵B中元素的数据位宽；稀疏核心计算单元中包括PARALLELISM_N个基于加法树结构拓展的动态归约网络，包括PARALLELISM_M*PARALLELISM_K个乘法器、多个加法器及相应配置电路。

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