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申请/专利权人：深圳市拔超科技股份有限公司

摘要：本发明公开了一种基于FPGA实现的EARC控制方法、系统，通过分别获取音频发送端、接收端的FPGA芯片的IP核，并基于所述IP核分别生成MCU软核，MCU软核负责EARC芯片的配置与控制动作；基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输；音频接收端的PHY芯片接收到网络传来的信号，送给接收端的FPGA逻辑部分进行解包与解码动作，控制数据与音频数据进行还原，并基于时钟芯片控制音频数据的输出速率。相比于现有技术，在FPGA内部划分资源作为MCU软核，对EARC芯片进行控制与配置，基于FPGA来实现音频数据和控制数据的高速编解码，实现低成本，高稳定性的传输与处理。

主权项：1.一种基于FPGA实现的EARC控制系统，其特征在于，所述系统包括音频发送端、音频接收端；其中，所述音频发送端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片；所述音频接收端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片和时钟芯片；音频发送端，用于获取其FPGA芯片的IP核，基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频发送端的EARC芯片的配置与控制动作；基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输，其中，所述音频数据是基于手机端采集PCM音频采样数据,FAAC编码库将PCM采样编码成AAC格式的音频数据；音频接收端，用于获取其FPGA芯片的IP核，基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频接收端的EARC芯片的配置与控制动作；音频接收端的PHY芯片接收到网络传来的信号，发送给接收端的FPGA逻辑部分进行解包与解码动作，控制数据与音频数据进行还原，并基于时钟芯片控制音频数据的输出速率；更新子模块，用于接收用户升级请求，所述升级请求包括FPGA的逻辑程序升级和或MCU软核程序升级；根据所述用户升级请求，按照预定周期执行FPGA的逻辑程序升级和或MCU软核程序升级的在线升级；所述音频发送端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片；所述音频接收端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片和时钟芯片；所述音频发送端以及音频接收端支持8声道的EARC音频192K、32bit数据的双向传输；包括HDMI接口的DDC通道、CEC通道；所述系统还包括音频发送端以及音频接收端的MCU通讯通道；所述音频发送端，基于以太网PHY芯片进行音频数据的远距离传输，包括：将所述音频数据以及控制动作对应的控制数据传输至音频接收端；其中，所述控制数据包括串口通信数据、红外控制数据、和或CEC控制数据。

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