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申请/专利权人：中国传媒大学

摘要：本发明提供了一种基于复用机制的混合基FFT的蝶形运算装置，兼容四个基2、两个基3、两个基4、一个基5或一个基8的FFT蝶形运算，属于数字信号处理领域。本发明采用五级流水线和复用机制，由6个选通器、26个实数加法器、26个实数减法器、8个实数乘法器和80个寄存器组成。本发明具有计算速度快、功耗小、成本低等优点，可广泛应用于包括5G系统在内的多种场合。

主权项：1.一种基于复用机制的混合基FFT的蝶形运算装置，支持四个基2、两个基3、两个基4、一个基5或一个基8蝶形运算，8个输入数据为I0～I7，8个输出数据为O0～O7，对于第i个基2蝶形运算，I2i和I2i+1分别送入第2i和2i+1个输入端口，O2i和O2i+1分别从第2i和2i+1个输出端口送出，其中，0≤i4；对于第i个基4蝶形运算，I4i～I4i+3送入第4i～4i+3个输入端口，O4i～O4i+3从第4i～4i+3个输出端口送出，其中，0≤i2；对于基8蝶形运算，I0～I7送入8个输入端口，O0～O7从8个输出端口送出；对于第i个基3蝶形运算，I4i～I4i+2送入第4i～4i+2个输入端口，O4i～O4i+2从第4i～4i+2个输出端口送出，其中，0≤i2；对于基5蝶形运算，I0～I4送入第0～4个输入端口，O0～O4从第0～4个输出端口送出，其特征在于，所述装置包括以下部件：6个选通器Ws，其中，0≤s6，选通器W0与8个输入端口相连，选通器W5与8个输出端口相连；80个寄存器Rs,g,d，其中，0≤d2，0≤s5，0≤g8，延时单元Ds,g由两个寄存器Rs,g,0和Rs,g,1组成，其中，当s＝2或4时，4≤g8，当s＝3时，6≤g8，Rs,g,0和Rs,g,1分别存储复数的实部和虚部，它们的输入和输出分别与选通器Ws和Ws+1相连；8个实数乘法器Ms,g,d，其中，0≤d2，s＝2，0≤g4，复数与常实数相乘的乘法器Ps,g由两个实数乘法器Ms,g,0和Ms,g,1、两个寄存器Rs,g,0和Rs,g,1组成，Ms,g,0和Ms,g,1的乘数相同，均为常实数βg，当进行基2、4、8、3和5蝶形运算时，乘数β0分别为1、1、1、1和β50＝-0.3633，乘数β1分别为1、1、1、1和β51＝-0.8090，乘数β2分别为1、1、β80＝0.7071、β30＝0.8660和β52＝-0.5878，乘数β3分别为1、1、β81＝-0.7071、β30＝0.8660和β53＝-1.5388，Rs,g,0和Rs,g,1分别存储复数的实部和虚部，两个实数乘法器的被乘数输入均与选通器Ws相连，它们的输出分别与Rs,g,0和Rs,g,1的输入相连，Rs,g,0和Rs,g,1的输出均与选通器Ws+1相连；26个实数加法器As,g,d和26个实数减法器Ss,g,d，其中，0≤d2，当0≤s2时，0≤g4，当s＝3时，0≤g3，当s＝4时，0≤g2，复数加减法器Cs,g由两个实数加法器As,g,0和As,g,1、两个实数减法器Ss,g,0和Ss,g,1以及四个寄存器Rs,2g,0、Rs,2g,1、Rs,2g+1,0和Rs,2g+1,1组成，As,g,0、As,g,1、Ss,g,0和Ss,g,1的输入均与选通器Ws相连，As,g,0和As,g,1的输出分别与Rs,2g,0和Rs,2g,1的输入相连，Ss,g,0和Ss,g,1的输出分别与Rs,2g+1,0和Rs,2g+1,1的输入相连，Rs,2g,0、Rs,2g,1、Rs,2g+1,0和Rs,2g+1,1的输出均与选通器Ws+1相连。

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