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申请/专利权人：中山大学

摘要：本发明公开了一种四通道时间交织结构的ADC及其工作原理，包括动态输入单元、时钟单元、ADC单元和输出单元，所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连，所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器，所述第一D触发器、第二D触发器和鉴相器依次连接，所述输入信号与动态输入驱动器连接，所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接，所述动态输入驱动器与ADC单元连接，所述第三D触发器与时钟单元连接。本发明能够在保证较低功耗的前提下，极大的提升了整体ADC的采样率。本发明可广泛应用于高速数模混合集成电路领域。

主权项：1.一种四通道时间交织结构的ADC，其特征在于，包括动态输入单元、时钟单元、ADC单元和输出单元，所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连，所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器，所述第一D触发器、第二D触发器和鉴相器依次连接，所述输入信号与动态输入驱动器连接，所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接，所述动态输入驱动器与ADC单元连接，所述第三D触发器与时钟单元连接；所述四通道时间交织结构的ADC的工作原理，包括：将输入的f0Hz时钟信号分成三路，其中第一路时钟信号分配给动态输入驱动，第二路时钟信号分配给并转串电路，第三路时钟信号分配给延时模块；第三路时钟信号通过延时模块，将采样信号下降沿与动态输入buffer的下降沿对准，再经过第三D触发器分频为f02Hz的时钟输入给时钟产生电路；时钟产生电路产生频率为f04Hz、相位相互相差约90度的四路采样时钟给时钟校准电路；产生频率为f04Hz、占空比为14、相位相互相差90度的四路选通信号给多路复用器；四路采样时钟经过时钟校准电路后，输出精准相位差的采样控制信号给四个子ADC；四个子ADC转换出四路f04bps相位相互正交的码字结果，由多路复用器整合成一路f0bps的数据，得到整合数据；将整合数据通过并转串电路，将相邻的两位字码串行并通过CML输出驱动器驱动片外负载，得到以2*f0bps的数据率输出码字；第一路时钟信号经过单转差电路，得到差分信号；将差分信号的其中一路经过第一D触发器和第二D触发器，分频为f04Hz信号，得到分频后信号；将分频后信号与第一子ADC的采样控制信号输入给鉴相器；基于鉴相器判断两个信号相位差是否90°，并根据判断结果输出特定值电压。

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