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申请/专利权人：江苏帝奥微电子股份有限公司

摘要：本发明公开了一种高精度低功耗的10bitSARADC电路，包含采样保持模块、10位DAC模块、比较器模块、逐次逼近控制逻辑模块和寄存器模块，采样保持模块的输入端连接模拟输入信号，采样保持模块的输出端与10位DAC模块的输入端连接，10位DAC模块的输出端与比较器模块的反向输入端连接，比较器模块的同向输入端连接Vcm或接地，比较器模块的输出端连接逐次逼近控制逻辑模块的输入端，逐次逼近控制逻辑模块的第一输出端与10位DAC模块的控制端连接，逐次逼近控制逻辑模块的第二输出端与寄存器模块的输入端连接，寄存器模块的输出端输出10bit输出代码。本发明减小了ADC电路的功耗和芯片面积。

主权项：1.一种高精度低功耗的10bitSARADC电路，其特征在于：包含采样保持模块、10位DAC模块、比较器模块、逐次逼近控制逻辑模块和寄存器模块，采样保持模块的输入端连接模拟输入信号，采样保持模块的输出端与10位DAC模块的输入端连接，10位DAC模块的输出端与比较器模块的反向输入端连接，比较器模块的同向输入端连接Vcm或接地，比较器模块的输出端连接逐次逼近控制逻辑模块的输入端，逐次逼近控制逻辑模块的第一输出端与10位DAC模块的控制端连接，逐次逼近控制逻辑模块的第二输出端与寄存器模块的输入端连接，寄存器模块的输出端输出10bit输出代码；所述10位DAC模块包含高五位电阻阵列和低五位电容阵列，高五位电阻阵列采用32个阻值相同的电阻将Vdd分成32个一级区间，然后低五位电容阵列继续将电阻划分的每个一级区间再次细分为32个二级子区间；所述高五位电阻阵列包含电阻RES1、电阻RES2、...、电阻RES32，电阻RES1、电阻RES2、...、电阻RES32依次串联，电阻RES1的一端接地，电阻RES32的一端连接Vdd，对于电阻RES1～电阻RES17中的任意一个电阻RESp，电阻RESp的一端与第一开关的一端连接，第一开关的另一端连接基准电压Vref2，电阻RESp的另一端与第二开关的一端连接，第二开关的另一端连接基准电压Vref1，其中第一开关和第二开关均由信号RES_ctrlp控制，1≤p≤17；对于电阻RES18～电阻RES21中的任意一个电阻RESq，电阻RESq的一端与第一晶体管开关的一端连接，第一晶体管开关的另一端连接基准电压Vref2，电阻RESq的另一端与第二晶体管开关的一端连接，第二晶体管开关的另一端连接基准电压Vref1，第一晶体管开关和第二晶体管开关分别包含第一晶体管和第二晶体管，第一晶体管和第二晶体管的两端分别相接，第一晶体管由信号RES_ctrlq控制，第二晶体管由信号RES_ctrlqn控制，17≤q≤32；所述低五位电容阵列包含第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列、第五电容阵列、第六电容阵列和第七电容阵列，第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列、第五电容阵列、第六电容阵列和第七电容阵列的容量分别为4C、64C、32C、16C、8C、4C和2C，第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列、第五电容阵列、第六电容阵列和第七电容阵列的一端连接比较器单元的反向输入端并通过开关连接共模电压Vcm，第一电容阵列的另一端通过两个开关分别连接输入电压Vin和基准电压Vref2，第二电容阵列、第三电容阵列、第四电容阵列、第五电容阵列和第六电容阵列的另一端通过三个开关分别连接输入电压Vin、基准电压Vref1和基准电压Vref2，第七电容阵列的另一端通过两个开关分别连接电压信号Vdd32和接地，第八电容阵列的一端通过开关连接电压信号Vdd2，第八电容阵列的另一端连接比较器模块的同向输入端。

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