买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：苏州洞悉科技有限公司

摘要：本发明提供一种时序控制器及成像控制装置，包括：ARM通信模块，用于与上位机连接，以实现与所述上位机之间的通信得到发射脉冲信息、接收脉冲信息；FPGA模块，与所述ARM通信模块连接，用于基于所述发射脉冲信息得到第一输出信号并基于所述第一输出信号控制激光光源输出脉冲激光；还用于基于所述接收脉冲信息得到第二输出信号，及获取特定延迟时间和触发信号，并在接收到所述触发信号时控制图像采集装置延迟所述特定延迟时间后基于所述第二输出信号接收图像信息。通过FPGA模块控制第二输出信号的延迟，相比于传统技术中使用上位机控制时序推扫，能够解决计数粒度大、通信时间长的问题，从而避免出现逻辑错误或错过图像采集时机，使得准确控制成像。

主权项：1.一种时序控制器，其特征在于，包括：ARM通信模块，用于与上位机连接，以实现与所述上位机之间的通信得到发射脉冲信息和接收脉冲信息；FPGA模块，与所述ARM通信模块连接，用于基于所述发射脉冲信息得到第一输出信号并基于所述第一输出信号经通道A控制激光光源输出脉冲激光；还用于基于所述接收脉冲信息得到第二输出信号，及获取触发信号，并在接收到所述触发信号时经通道B控制图像采集装置基于所述第二输出信号接收图像信息，所述第二输出信号的第一个脉冲相比于接收到所述触发信号的时刻延迟了特定延迟时间；所述时序控制器的工作模式包括普通模式和时序推扫模式；在所述普通模式下，所述特定延迟时间为burst延迟时间；所述通道B被所述通道A输出的所述第一输出信号触发，并按照配置的所述burst延迟时间、burst个数及脉宽输出所述第二输出信号；其中，所述burst延迟时间、所述burst个数及所述脉宽通过所述上位机配置，所述burst个数为连续输出的脉冲个数；在所述时序推扫模式下，所述特定延迟时间为burst初始延迟时间，且所述第二输出信号中每预设值个脉冲进行一次延迟，且每次延迟时间比上一次延迟时间多一个所述burst延迟步长；所述第一输出信号为序列信号，所述FPGA模块基于所述发射脉冲信息和所述接收脉冲信息预先配置所述第一输出信号的序列参数，所述序列参数包括序列方向、序列起始值、序列步距和序列步数；所述时序控制器还包括外触发电路，所述外触发电路与外部触发源、所述ARM通信模块及所述FPGA模块连接，所述外触发电路用于接收所述外部触发源发出的外部触发信号；所述FPGA模块还通过所述ARM通信模块接收所述上位机发送的触发模式信号，所述触发模式信号控制所述FPGA模块工作于外部触发模式或内部触发模式；在所述内部触发模式下，所述触发信号为所述第一输出信号的上升沿信号；在所述外部触发模式下，所述触发信号为所述外部触发信号的上升沿信号；所述FPGA模块包括外触发检测单元，所述外触发检测单元包括：延迟单元，与所述外触发电路连接，用于基于第二时钟单元的延迟得到多个不同延迟时间的检测时序；多路选择器，与所述延迟单元连接，用于选择多个不同延迟时间的检测时序中的一个输出以用于检测所述外部触发信号；其中：所述FPGA模块由外部时钟驱动，并经内部时钟单元倍频至工作频率后输出内部工作时钟至所述延迟单元，选定内触发时的时钟tap0为输出的所述内部工作时钟延时为0的时钟信号；所述多路选择器选择所述内部工作时钟延时为0的时钟信号作为所述内部触发模式时的系统工作时钟，选择检测到的第一个所述外部触发信号作为所述外部触发模式时的系统工作时钟；所述FPGA模块还包括：第二通信单元，与所述ARM通信模块连接以接收所述发射脉冲信息、所述接收脉冲信息及所述触发模式信号；时钟单元，与外部时钟及所述第二通信单元连接，用于变频；寄存器组，与所述第二通信单元连接，用于保存发射脉冲参数和接收脉冲参数；控制单元，与所述时钟单元和所述寄存器组连接，用于在所述时序推扫模式下计算所述第二输出信号中每次延迟的时间；其中，所述时钟单元接收外部时钟的信号，经所述时钟单元变频后输出至所述延迟单元；所述延迟单元的输出与所述FPGA模块内的所有模块连接，以作为所述FPGA模块工作的全局时钟。

全文数据：

权利要求：

百度查询： 苏州洞悉科技有限公司 一种时序控制器及成像控制装置