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申请/专利权人：南京大学

摘要：本申请涉及卷积神经网络技术领域，提供一种可变形卷积加速器和可变形卷积加速方法。本申请基于FPGA的硬件架构设计,通过取值阶段的映射操作，为卷积计算提供规则化的存取，并设计寄存器阵列来匹配两个阶段的处理速率，并优化存储空间，再根据规则化的输入值，执行卷积操作，得到输出结果。本申请对原始的可变形卷积层进行加速，未对算法进行任何调整，未对偏移量进行大小限制，最大限度地保留原始模型的精度；对于不规则的感受野，采用映射模块将其规则化，并通过寄存器模块的乒乓操作方式将映射模块和卷积模块的运算速率进行匹配，提高了硬件利用率；本申请无需将中间数据存储到片外，降低了对于片外存储结构的访问频率。

主权项：1.一种可变形卷积加速器，其特征在于，包括软件端和硬件端；所述软件端，用于实现所述可变形卷积加速器的整体架构，并用于将原始模型参数从片外存储器加载到硬件端，所述原始模型参数包括原始输入值、偏移量、量化尺度、掩码和卷积权重；还用于将硬件端的输出值读取到片外存储器；所述硬件端包括：控制模块，用于从软件端获取原始输入值、偏移量、量化尺度、掩码和卷积权重；以及用于根据基地址与所述偏移量获得实际地址，并将实际地址分离成整数部分和小数部分；还用于输出控制信号，控制映射模块、寄存器模块、掩码模块、卷积模块、输入缓存模块、输出缓存模块和权重缓存模块及各模块之间的数据交互；以及还用于将输出值传输至软件端；输入缓存模块，用于存储原始输入值；寄存器模块，用于转换所述原始输入值的存取并行维度，获得并行输入值，并存储并行输入值；映射模块，用于根据所述量化尺度、所述整数部分和所述小数部分，获得实际地址及实际地址对应的插值权重；以及用于根据并行输入值和插值权重，进行双线性插值处理，获得真实输入值；掩码模块，用于存储所述掩码，以及根据真实输入值和掩码，获得规则化输入值；权重缓存模块，用于存储卷积权重；卷积模块，用于根据卷积权重和规则化输入值，进行卷积计算，获得输出值；输出缓存模块，用于存储卷积模块计算获得的输出值；所述寄存器模块包括读阵列和写阵列，所述读阵列用于为所述映射模块提供并行输入值进行双线性插值，所述写阵列用于存储并行输入值，所述读阵列和所述写阵列的功能可相互交替；所述读阵列和所述写阵列采用乒乓操作，实现读取动作和存储动作的并行处理。

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权利要求：

百度查询： 南京大学 一种可变形卷积加速器和可变形卷积加速方法