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申请/专利权人：杭州师范大学
摘要：本发明公开一种基于改进型三阶段逻辑的功耗恒定型D触发器电路，包括八个PMOS管P1～P8、十一个NMOS管N1～N11和一个双输入与非门。为了提高电路的硬件安全水平和抗功耗攻击性能，降低触发器的功耗和延迟，本发明基于DyCML结构，提出基于DyCML结构的功耗恒定型D触发器电路，防止电路因输出端负载电容不均衡而引起的功耗恒定性问题；在提出的D触发器基础上引入三阶段逻辑，提出基于三阶段逻辑的功耗恒定型D触发器电路，并对三阶段逻辑进行改进，提出基于改进型三阶段逻辑的功耗恒定型D触发器，利用触发器内部节点生成放电信号，防止攻击者利用分离时钟等手段消除放电信号，进而对电路的安全性产生影响。
主权项：1.一种基于改进型三阶段逻辑的功耗恒定型D触发器电路，其特征在于，包括八个PMOS管P1～P8和九个NMOS管N1～N9，电路可划分为中部结构、左侧结构和右侧结构，中部包括P1、P2、P3、P4、N1、N2、N3、N4、N5,左侧包括N8、P7、N9、P8，右侧包括N6、P5、N7、P6；中部：P1栅极、P4栅极连接clk信号以控制P1和P4的导通与关闭，P1源极、P4源极连接VDD，P1漏极、P4漏极分别连接N1源极、N2源极；N1栅极、N2栅极由输入逻辑对D,D控制，N1漏极和N2漏极均连接至N3源极，同时N3漏极连接N5栅极，N5的源极与漏极相连；TA节点与P6栅极、P7栅极、N6栅极、N9栅极连接，TB节点与N8栅极、P8栅极、P5栅极、N7栅极连接，TC节点与N3漏极、N4源极、N5栅极连接；clk2信号经过反相器连接N4的栅极，控制N4的导通与关闭；左侧：N8源极连接VDD信号，N8漏极与P7源极相连，P7漏极与N9源极连接，N9漏极与P8源极连接，P8漏极接地，且P7漏极与N9源极连接后输出信号Q；右侧：N6源极连接VDD信号，N6漏极与P5源极相连，P5漏极与N7源极连接，N7漏极与P6源极连接，P6漏极接地,且P5漏极与N7源极连接后输出信号Q。
全文数据：
权利要求：
百度查询： 杭州师范大学 一种基于改进型三阶段逻辑的功耗恒定型D触发器电路
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