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申请/专利权人:成都天奥电子股份有限公司
摘要:本发明提供了一种基于DDS的乒乓捷变频装置及方法,涉及捷变频技术领域,包括用于产生时钟信号FREF的时光钟发生器和用于将时钟信号FREF分为两路信号的第一功率分配器;通过第二功率分配器分别给DDS1和DDS2供参,DDS1输出跳频信号FDDS1与SPDT1的输入端连接,SPDT1的输出端与SPDT3的输入端连接;DDS2输出跳频信号FDDS2与SPDT2的输入端连接,SPDT2的输出端与SPDT3的输入端连接;SPDT3的输出端IF和PLL2输出FPLL2分别与混频器输入连接,混频器接收来自SPDT3的信号和PLL2输出的本振信号FPLL2,并将混频器的输出信号RF传递给后级链路。本发明的有益效果为有效提高了DDS杂散抑制度,而且极大提升了跳频速率,消除了DDS输出信号的负载牵引可能导致信号无法合成,而且极大增加了乒乓架构通道之间隔离度。
主权项:1.一种基于DDS的乒乓捷变频装置,其特征在于,包括用于产生时钟信号FREF的时光钟发生器和用于将时钟信号FREF分为两路信号的第一功率分配器;其中,第一路信号连接至第一锁相环基于DDS的乒乓捷变频,用于产生DDS1和DDS2所需的参考时钟信号F基于DDS的乒乓捷变频,第二路信号连接至第二锁相环PLL2,用于产生混频器所需的本振信号FPLL2;其中,第一锁相环基于DDS的乒乓捷变频的输出端连接第二功率分配器的输入端,第二功率分配器的的输出端分为两路,一路连接DDS1的输入端,另一路连接DDS2的输入端;通过第二功率分配器分别给DDS1和DDS2供参,DDS1输出跳频信号FDDS1与SPDT1的输入端连接,SPDT1的输出端与SPDT3的输入端连接;DDS2输出跳频信号FDDS2与SPDT2的输入端连接,SPDT2的输出端与SPDT3的输入端连接;SPDT3的输出端IF和PLL2输出FPLL2分别与混频器输入连接,混频器接收来自SPDT3的信号和PLL2输出的本振信号FPLL2,产生混频输出信号RF,并将混频器的输出信号RF传递给后级链路。
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