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申请/专利权人：西安空间无线电技术研究所
摘要：本发明提供了一种基于FPGA的高速广义级联译码器，由L个不同层的级联译码模块和1个H矩阵乘法器组成；广义级联译码器的总输入以V0表示，依次经过L个不同层的级联译码模块后，第i层的级联译码模块的输出表示为Vi；第L层广义级联译码的输出经过H矩阵乘法器后，得到广义级联译码器的总输出C；本发明的广义级联译码器，通过对短码的级联迭代译码，以较低的复杂度实现与长码相当的性能；与同等码率的RS码相比，误码率性能显著提升。
主权项：1.一种基于FPGA的高速广义级联译码器，其特征在于，由L个不同层的级联译码模块和1个H矩阵乘法器组成；广义级联译码器的总输入以V0表示，依次经过L个不同层的级联译码模块后，第i层的级联译码模块的输出表示为Vi；第L层广义级联译码的输出经过H矩阵乘法器后，得到广义级联译码器的总输出C；其中： L表示广义级联译码的外码编码层数； H是内码校验矩阵，内码校验矩阵的大小为n×n； n表示内码校验矩阵的行数，n=m×L； m表示外码RS编码每个符号包含的比特数量，每个码字输入持续N个时钟周期； N表示RS编码的编码符号长度。
全文数据：
权利要求：
百度查询： 西安空间无线电技术研究所 一种基于FPGA的高速广义级联译码器
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