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摘要：三维3‑D集成电路结构和电路，其能够实现高性能FET开关阵列，同时比常规2‑DIC管芯消耗更少的平面面积。在一个实施方式中，集成FET开关电路包括：第一晶片管芯，其包括第一组FET单元小组；以及第二晶片管芯，其通过混合接合互连接合至第一晶片管芯，并且包括第二组FET单元小组，其中，第一晶片管芯中的每个小组的第一侧漏极总线通过混合接合互连连接至第二晶片管芯中的第一对应小组的第二侧源极总线；并且其中，第一晶片管芯中的每个小组的第二侧源极总线通过混合接合互连连接至第二晶片管芯中的第二对应小组的第一侧漏极总线。
主权项：1.一种集成FET开关电路，包括：a第一晶片管芯，所述第一晶片管芯包括按顺序布置的第一组FET单元小组，每个FET单元小组包括第一侧漏极总线和第二侧源极总线；以及b第二晶片管芯，所述第二晶片管芯通过混合接合互连接合至所述第一晶片管芯，并且包括按顺序布置的第二组FET单元小组，每个FET单元小组包括第一侧漏极总线和第二侧源极总线；其中，所述第一晶片管芯中的每个小组的第一侧漏极总线通过所述混合接合互连电连接至所述第二晶片管芯中的第一对应小组的第二侧源极总线；并且其中，所述第一晶片管芯中的每个小组的第二侧源极总线通过所述混合接合互连电连接至所述第二晶片管芯中的第二对应小组的第一侧漏极总线。
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百度查询： 株式会社村田制作所 3维集成电路结构和电路
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