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摘要：本申请公开了本发明提供低阻抗DieFirstFaceUp重布线结构、封装芯片及工艺,包括自下而上重叠电连接的芯片，铜柱导体和重布线导体，所述芯片和铜柱导体被包裹在封装体中，所述重布线导体与任一铜柱导体之间设置有介电层，所述介电层上具有多个与任一所述铜柱导体同心设置的通孔，所述通孔靠近所述铜柱导体一侧的边缘直径l2大于铜柱导体上边缘直径l1，所述通孔内设置有导电结，导电结分别与铜柱导体和重布线导体电连接。本发明通过改变RDL重布线层与芯片Pillar之间或者RDL重布线层之间贯穿介电层的导体横截面积来降低不同型号芯片封装后的电路阻抗，从而降低封装带来的发热量，提升芯片的综合运算能力和速度。
主权项：1.低阻抗DieFirstFaceUp重布线结构,包括自下而上重叠电连接的芯片3，铜柱导体4和重布线导体7，所述芯片3和铜柱导体4被包裹在封装体5中，所述重布线导体7与任一铜柱导体4之间设置有介电层6，其特征在于：所述介电层6上具有多个与任一所述铜柱导体4同心设置的通孔61，所述通孔61靠近所述铜柱导体4一侧的边缘直径l2大于铜柱导体4上边缘直径l1，所述通孔61内设置有导电结71，导电结71分别与铜柱导体4和重布线导体7电连接。
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百度查询： 成都奕成集成电路有限公司 低阻抗Die First Face Up重布线结构、封装芯片及工艺
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