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申请/专利权人：合芯科技(苏州)有限公司;合芯科技有限公司

摘要：本申请提供一种SRT运算电路、方法、装置、芯片及电子设备，通过数据输入模块完成数据的预处理，并向后续的电路模块输入初始操作数，余数处理模块接收初始操作数及数据选择模块的输入结果，并通过余数处理模块前次迭代获得的结果、初始操作数及数据选择模块前次迭代获得的结果，获得最新一次迭代步骤对应的余数操作数，根据预设的结果分解方式，确定出低位结果数值和高位结果数值，在数据输出模块中进行合成，经过预设的迭代次数，从而得到最终结果，实现了高基数SRT计算过程中，对选择函数和结果数据的拆分，通过低基数SRT对应的电路资源的叠加实现高基数的SRT，提升了SRT电路实现及应用的灵活性，并节约了硬件资源，还提升了SRT迭代过程的计算效率。

主权项：1.一种SRT运算电路，其特征在于，所述电路包括：数据输入模块、余数处理模块、数据选择模块和数据输出模块；其中，所述余数处理模块与所述数据输入模块连接，所述数据选择模块与所述余数处理模块连接，所述数据输出模块与所述数据选择模块连接；其中，所述数据输入模块用于处理并向所述余数处理模块和所述数据选择模块传输初始操作数；所述余数处理模块用于对所述初始操作数或所述数据选择模块输入的数据进行处理，获得与余数相关的余数操作数；所述数据选择模块用于根据所述余数操作数，通过低位选择函数确定当前迭代步骤对应的低位结果数值，并通过高位选择函数确定当前迭代步骤对应的高位结果数值；以及，所述低位选择函数和所述高位选择函数用于通过初始SRT基数对应的计算流程实现目标SRT基数对应的计算流程；所述数据输出模块用于根据所述低位结果数值、所述高位结果数值和所述余数操作数确定当前迭代步骤对应的目标结果数值，并累加计算各迭代步骤对应的目标结果数值，并根据预设的数据处理流程，获得商值结果数值或开方结果数值；所述余数处理模块包括至少一个选择器以及和所述选择器对应的加法器，所述选择器与对应的加法器连接；其中，所述选择器用于根据所述数据选择模块输出的所述低位结果数值和所述高位结果数值，从预设的多个第一待选择数中选择出第一目标处理数，所述加法器用于根据上一步迭代获得的余数操作数、所述第一目标处理数及预存储的数据，计算获得本次迭代对应的余数操作数，所述第一待选择数与所述初始SRT基数、所述目标SRT基数及所述初始操作数相关。

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