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申请/专利权人：天津大学

摘要：本发明公开一种基于RTL级别加速处理LSTM神经网络数据的系统，所述系统包括DDR数据存储芯片和数据加速处理芯片；所述DDR数据存储芯片用于将布局后的矩阵和向量数据向所述数据加速处理芯片输入；所述数据加速处理芯片通过前向推理运算对LSTM神经网络数据加速处理；所述数据加速处理芯片由读控制模块、数据存储模块、前向推理模块和写控制模块构成；所述前向推理模块由控制单元和计算单元构成；所述计算单元包括向量复制模块、矩阵向量乘法模块、偏置加法模块、激活函数模块和记忆向量更新模块，其中：所述前向推理模块通过四组信号与所述数据存储模块连接实现加速处理LSTM神经网络数据：本发明通过优化设计和硬件结构，将推理的计算频率提升到了100M，并实现了在前向推理过程中矩阵向量乘法32×32的块的规模大小，提升了LSTM神经网络数据计算的并行度。

主权项：1.一种基于RTL级别加速处理LSTM神经网络数据的系统，所述系统包括DDR数据存储芯片和数据加速处理芯片；所述DDR数据存储芯片用于将布局后的矩阵和向量数据向所述数据加速处理芯片输入；所述数据加速处理芯片通过前向推理运算对LSTM神经网络数据加速处理；其特征在于，所述数据加速处理芯片由读控制模块、数据存储模块、前向推理模块和写控制模块构成；所述前向推理模块由控制单元和计算单元构成；所述计算单元包括向量复制模块、矩阵向量乘法模块、偏置加法模块、激活函数模块和记忆向量更新模块，其中：所述前向推理模块通过矩阵向量乘法读取信号、偏置向量读取信号、ct-1数据读取信号和其他控制信号与所述数据存储模块连接实现加速处理LSTM神经网络数据：所述矩阵向量乘法读取信号控制所有矩阵、向量ht-1和xt运算块从数据存储模块的读入，包括：读取矩阵的地址信号m_addr，输出信号，位长为X比特；连接到数据存储模块中各个存储矩阵的BRAM的读取地址；读取向量的地址信号v_addr，输出信号，位长为X比特，连接到数据存储模块中存储ht-1和xt的BRAM的读取地址端口；读取使能信号ram_en，输出信号，位长为1比特，连接到数据存储模块中存储所有矩阵和向量ht-1和ct-1的BRAM的读使能端口；8个矩阵读取数据信号，输入信号，分别对应从数据存储模块的BRAM中读取到的W和U类型的数据，数据长度为M*N*WS比特，连接到8个矩阵向量乘法模块的矩阵输入端口；2个向量数据指的是ht-1和xt，输入信号，从数据存储模块中存储该类型数据的BRAM的读数据输出端口分别连接到向量复制模块的向量输入端口，位长为M*WS比特；所述偏置向量读取信号包括：读取偏置的地址信号b_addr，输出信号，位长为X比特，连接到数据存储模块中各个存储偏置向量的BRAM的读地址端口；读取偏置的使能信号b_r_en，输出信号，位长为1比特，连接到数据存储模块中各个存储偏置向量的BRAM的读使能端口；4个偏置数据信号，输入信号，分别从数据存储模块中存储偏置的BRAM的数据输出端口连接到偏置加法模块的偏置输入端口，位长均为N*WS比特；所述ct-1读取信号包括：读取ct-1的地址信号c_addr，输出信号，位长为X比特，连接到数据存储模块中存储ct-1的BRAM的读地址端口；读取ct-1的读使能信号c_r_en，输出信号，位长为1比特，连接到数据存储模块中存储ct-1的BRAM的读使能端口；读取ct-1的数据，输入信号，位长为N*WS比特，从数据存储模块中存储ct-1的BRAM的数据输出端口连接到记忆向量更新模块；所述其他控制信号包括：当前数据存储模块中运算块的个数mat_block_num，输入信号，位长为Y比特，从启动信号控制模块连接到前向推理模块中的控制单元；控制信号start，输入信号，控制推理第一次启动，位长为1比特，从启动信号控制模块连接到前向推理模块中的控制单元；控制信号conti，输入信号，控制推理的继续，位长为1比特，从启动信号控制模块连接到前向推理模块中的控制单元；控制信号req，输入信号，前向推理停止，位长为1比特，从前向推理模块中的控制单元连接到数据存储模块；矩阵的行块数row_block_num，输入信号，位长为Y比特，作为前向推理模块的输入，连接到控制单元中；矩阵的列块数col_block_num，输入信号，位长为Y比特，作为前向推理模块的输入，连接到控制单元中。

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百度查询： 天津大学 一种基于RTL级别加速处理LSTM神经网络数据的系统