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申请/专利权人：江苏莱提电气股份有限公司

摘要：本发明提供了APFSVG三电平I型IGBT硬件保护电路，其可以实现APFSVG控制器保护失效时，仍可对IGBT形成保护，且满足I型IGBT关断时序要求；其包括拓扑电路，所述拓扑电路包括外管IGBT、内管IGBT，其特征在于：其还包括信号处理电路、脉冲处理电路、保护延时电路，其中，所述信号处理电路用于产生PWM脉冲信号，实现所述外管IGBT和所述内管IGBT的关断；所述脉冲处理电路与所述信号处理电路相连，用于对PWM脉冲信号进行电平转换处理；所述保护延时电路，接于所述脉冲处理电路与所述拓扑电路之间，用于接收转换处理后的电平信号，形成对应IGBT的驱动信号，使得所述外管IGBT先于所述内管IGBT被关断。

主权项：1.APFSVG三电平I型IGBT硬件保护装置，其包括拓扑电路，所述拓扑电路包括外管IGBT、内管IGBT，其特征在于：其还包括信号处理电路、脉冲处理电路、保护延时电路，其中，所述信号处理电路用于产生PWM脉冲信号，实现所述外管IGBT和所述内管IGBT的关断；所述脉冲处理电路与所述信号处理电路相连，用于对PWM脉冲信号进行电平转换处理；所述保护延时电路，接于所述脉冲处理电路与所述拓扑电路之间，用于接收转换处理后的电平信号，形成对应IGBT的驱动信号，使得所述外管IGBT先于所述内管IGBT被关断；所述信号处理电路包括DSP处理器；所述脉冲处理电路包括比较器U1、U2、电阻R1；所述保护延时电路包括MOS管Q1、Q2、二极管D7、D8、电容C1、电阻R2～R5、收发器Buffer1、Buffer2；所述DSP处理器的输出IO口分别与所述比较器U1、U2的输入端相连接，所述比较器U1、U2的输出端与所述电阻R1的一端、二极管D7、D8的正极均相连后接于电源3.3V，所述二极管D7的负极与所述电阻R2的一端、MOS管Q1的栅极均相连接，所述电阻R2的另一端与所述MOS管Q1的源极相连后接地，所述MOS管Q1的漏极与所述电阻R3的一端、收发器Buffer1的输出使能端均相连接，所述电阻R3的另一端接于所述电源3.3V；所述收发器Buffer1接收所述DSP处理器发出的脉宽调制信号PWM1、PWM4，以实现对所述外管IGBT的控制；所述收发器Buffer2接收所述DSP处理器发出的脉宽调制信号PWM2、PWM3，以实现对所述内管IGBT的控制；所述二极管D8的负极与所述电阻R4的一端、MOS管Q2的栅极均相连接，所述MOS管Q2的漏极与所述电阻R5、电容C1的一端、收发器Buffer2的输出使能端均相连接，所述电阻R5的另一端接于所述电源3.3V；所述电阻R4的另一端与所述电容C1的另一端、MOS管Q2的源极均相连后接地；所述收发器Buffer1的输出端与所述外管IGBT相连接，所述收发器Buffer2的输出端与所述内管IGBT相连接。

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