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申请/专利权人：三星电子株式会社

摘要：公开一种存储器系统、存储器模块以及操作存储器模块的方法。所述存储器系统包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块。非易失性存储器模块包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置。第一控制器可被配置为将读取请求发送到第二控制器。当在根据所述读取请求的读取操作期间从非易失性存储器装置没有接收到正常数据时，第一控制器可对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。

主权项：1.一种存储器系统，包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块，非易失性存储器模块包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置，其中，第一控制器被配置为将读取请求发送到第二控制器，其中，第二控制器被配置为响应于读取请求控制易失性存储器装置或非易失性存储器装置以开始读取操作，其中，在根据所述读取请求的读取操作期间，当从非易失性存储器装置没有接收到正常数据时，第一控制器对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。

全文数据：存储器系统、存储器模块以及操作存储器模块的方法本申请要求于2018年3月27日提交到韩国知识产权局的第10-2018-0035270号韩国专利申请的优先权，所述韩国专利申请的公开通过整体引用包含于此。技术领域本发明构思的实施例涉及一种半导体存储器，更具体地讲，涉及一种包括存储器模块的存储器系统、存储器模块及操作存储器模块的方法。背景技术半导体存储器使用半导体装置来存储数据。半导体存储器包括易失性存储器诸如，动态随机存取存储器或静态随机存取存储器和非易失性存储器诸如，闪存、相变存储器、铁电存储器、磁性存储器、电阻式存储器等。通常，易失性存储器支持高速随机存取，并被用作计算系统诸如，个人计算机、服务器或工作站的主存储器。非易失性存储器支持大存储容量，并被用作计算系统的辅助存储装置。近些年，已经研究并开发了存储类存储器SCM。开发存储类存储器以支持非易失性存储器的大存储容量和易失性存储器的高速随机存取。存储类存储器使用非易失性存储器来实现。为了与现有的主存储器兼容，正基于与动态随机存取存储器相同的存储器模块来研究和开发存储类存储器。然而，由于作为主存储器的动态随机存取存储器的操作特性与非易失性存储器的操作特性之间的差异，在实现存储类存储器时可能存在问题。发明内容本发明构思的实施例提供一种包括能够克服操作特性之间的差异并正常执行读取和写入的存储器模块的存储器系统、存储器模块以及操作存储器模块的方法。根据一些实施例，一种存储器系统可包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块。非易失性存储器模块可包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置。第一控制器可被配置为将读取请求发送到第二控制器。当在根据所述读取请求的读取操作期间从非易失性存储器装置没有接收到正常数据时，第一控制器对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。正常数据可包括无错误数据或具有在可校正范围内的错误的可校正数据，在发送所述读取请求之后，当第一时间段过去而没有接收到正常数据时，第一控制器可执行所述一次或多次重新发送中的所述读取请求的第一次重新发送，在所述读取请求的第一次重新发送之后，当第二时间段过去而没有接收到正常数据时，第一控制器可执行所述一次或多次重新发送中的所述读取请求的第二次重新发送。第二时间段可短于第一时间段。正常数据可包括无错误数据或具有在可校正范围内的错误的可校正数据，响应于接收到所述读取请求，第二控制器可从非易失性存储器装置或易失性存储器装置之一读取包括正常数据或不可校正数据的数据。在第二控制器从非易失性存储器装置读取所述数据的同时，第二控制器可忽略所述读取请求的一次或多次重新发送。在从非易失性存储器装置读取所述数据之后，响应于所述读取请求的一次或多次重新发送中的至少一次重新发送，被读取的所述数据可被发送到第一控制器。在执行所述读取请求的一次或多次重新发送中的第一次重新发送之后，当第三时间段过去而没有接收到正常数据时，第一控制器可确定读取失败。正常数据可包括无错误数据或具有在可校正范围内的错误的可校正数据，第三时间段可长于第二控制器从非易失性存储器装置读取包括正常数据或不可校正数据的数据的时间段。第一控制器可包括：寄存器，存储第一控制器执行所述读取请求的一次或多次重新发送的次数的限制，第二控制器可被配置为修改所述限制。第二控制器可包括串行存在检测SPD装置，第二控制器可被配置为：当第一控制器访问SPD装置时，修改所述限制。第二控制器可被配置为通过系统管理总线SMBus修改所述限制。第一控制器可将写入请求发送到第二控制器，在根据所述写入请求的写入操作期间，当第二控制器将写入数据写入到非易失性存储器装置时，第二控制器可激活提供给第一控制器的写入错误信号。响应于所述写入请求，第二控制器可执行对易失性存储器装置或非易失性存储器装置之一的写入，当根据所述写入请求对易失性存储器装置的写入完成时，第二控制器可对写入错误信号进行去激活。当写入错误信号被激活时，第一控制器可将所述写入请求重新发送到第二控制器。在将写入数据写入到非易失性存储器装置完成之后，第二控制器可在接收到已被重新发送的所述写入请求时对写入错误信号进行去激活。在写入数据被写入到非易失性存储器装置的同时，第二控制器可忽略已被重新发送的所述写入请求。根据一些实施例，一种存储器模块可包括：易失性存储器装置；非易失性存储器装置；控制器，被配置为控制易失性存储器装置和非易失性存储器装置。在写入操作期间，响应于写入请求，控制器执行对易失性存储器装置或非易失性存储器装置之一的写入。在执行对非易失性存储器装置的写入时，控制器激活输出到外部装置的写入错误信号。在执行对非易失性存储器装置的写入的同时，控制器可忽略正被重新发送的所述写入请求。在读取操作期间，响应于读取请求，控制器可执行对易失性存储器装置或非易失性存储器装置之一的读取，在执行对非易失性存储器装置的读取的同时，控制器可忽略正被重新发送的所述读取请求。根据一些实施例，一种操作被配置为与控制器通信的存储器模块的方法，可包括：检测通电并通过系统管理总线SMBus更新控制器的寄存器的值以执行读取重试，而不限制读取重试被执行的次数。根据本发明构思的实施例，当执行对非易失性存储器装置的读取或写入时，读取重试或写入重试被允许，而不限制读取重试或写入重试被执行的次数。因此，本发明构思的实施例提供一种存储器模块、包括存储器模块的存储器系统以及存储器模块的操作方法，其中，所述存储器模块能够防止由于非易失性存储器的读取速度或写入速度慢于动态随机存取存储器的读取速度或写入速度而发生的读取失败或写入失败。附图说明通过参照附图对本发明构思的示例性实施例的详细描述，本发明构思的以上和其他对象和特征将变得清楚。图1是示出根据本发明构思的一些实施例的计算装置的框图。图2是示出根据本发明构思的一些实施例的主存储器的框图。图3是用于描述根据本发明构思的一些实施例的第一控制器130a对主存储器140a的读取操作的流程图。图4是根据本发明构思的一些实施例的根据图3所示的操作方法的示例读取操作的时序图。图5是根据本发明构思的一些实施例的图3所示的示例读取操作的时序图。图6是用于描述根据本发明构思的一些实施例的根据图3所示的操作方法的读取操作的示例。图7是用于描述根据本发明构思的一些实施例的第一控制器130a的操作方法的流程图。图8是用于描述根据本发明构思的一些实施例的根据图7所示的操作方法的读取操作的示例。图9是用于描述根据本发明构思的一些实施例的根据图7所示的操作方法的读取操作的示例。图10是根据本发明构思的一些实施例的图7所示的读取操作的示例。图11是用于描述根据本发明构思的一些实施例的图7所示的操作方法的应用示例的流程图。图12是根据本发明构思的一些实施例的在测量第三时间T3的情况下执行读取操作的示例。图13是示出根据本发明构思的一些实施例的计算装置的框图。图14是根据本发明构思的一些实施例的包括SPD装置和寄存器更新器的主存储器的框图。图15是用于描述根据本发明构思的一些实施例的主存储器140b更新寄存器132的操作方法的流程图。图16是示出根据本发明构思的一些实施例的计算装置的框图。图17是用于描述根据本发明构思的一些实施例的第一控制器130c的写入操作的流程图。图18是用于描述根据本发明构思的一些实施例的主存储器140c的写入操作的流程图。图19是根据本发明构思的一些实施例的根据图18所示的操作方法的写入操作的示例时序图。图20是根据本发明构思的一些实施例的根据图18所示的操作方法的写入操作的示例时序图。图21是根据本发明构思的一些实施例的根据图18所示的操作方法的写入操作的示例时序图。图22是根据本发明构思的一些实施例的图18所示的写入操作的示例时序图。图23是根据本发明构思的一些实施例的图18所示的写入操作的示例时序图。具体实施方式应注意，尽管没有对针对一个实施例描述的本发明构思的多个方面可包含在不同的实施例进行相关的具体描述，但是针对一个实施例描述的本发明构思的多个方面可包含在不同的实施例中。也就是说，所有实施例和或任何实施例的特征可以以任何方式和或组合进行组合。在下面阐述的说明书中详细解释了本发明构思的这些和其他对象和或方面。如在此所使用的，术语“和或”包括相关联的所列项中的一个或多个的任何和所有组合。当诸如“……中的至少一个”的表述在一列元素之后时，修饰整列元素而不修饰列中的单个元素。下面，将参照附图清楚和详细地描述本发明构思的实施例到使本领域普通技术人员实现本发明的实施例的程度。图1是示出根据本发明构思的一些实施例的计算装置100a的框图。例如，计算装置100a可包括服务器诸如，应用服务器、客户端服务器和数据服务器。在一些实施例中，计算装置100a可包括个人计算机或工作站。参照图1，计算装置100a可包括处理器110、第二高速缓存存储器120、第一控制器130a、主存储器140a、存储接口150和存储装置160。将理解，虽然可在此使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语限制；更确切的说，这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本发明构思的范围的情况下，以下讨论的第一元件可被称为第二元件。处理器110可控制计算装置100a的组件和组件的操作。处理器110可执行操作系统和应用，并且使用操作系统和应用来处理数据。处理器110可包括第一高速缓存存储器111。第一高速缓存存储器111可包括高速存储器诸如，静态随机存取存储器SRAM。第二高速缓存存储器120可与处理器110通信。第二高速缓存存储器120可包括高速随机存取存储器诸如，静态随机存取存储器SRAM和动态随机存取存储器DRAM。第一控制器130a可响应于处理器110的请求访问主存储器140a。例如，第一控制器130a可基于存储器模块诸如，双列直插式存储器模块DIMM、寄存器式DIMMRDIMM、低负载DIMMLRDIMM等的标准之一。在一些实施例中，第一控制器130a可如图1所示设置在处理器110外部，或者可包括在处理器110中。第一控制器130a可包括超时控制器131和寄存器132。超时控制器131可测量第一控制器130a访问主存储器140a的时间。寄存器132可存储与第一控制器130a相关联的各种参数。例如，寄存器132可存储与第一控制器130a何时访问主存储器140a相关联的各种超时值。超时控制器131可基于存储在寄存器132中的超时值，控制当第一控制器130a访问主存储器140a时的超时。主存储器140a可包括存储类存储器SCM，存储类存储器具有非易失性存储能力或大容量，并且具有类似于动态随机存取存储器DRAM的访问速度和随机存取能力。为了支持与现有的计算装置的兼容性，可基于存储器模块诸如，DIMM、RDIMM、LRDIMM等的标准之一来实现主存储器140a。第一控制器130a和主存储器140a可形成存储器系统。存储接口150可接收处理器110的请求或将数据发送到存储装置160。存储接口150可将从存储装置160接收的数据发送到处理器110。存储接口150可基于各种标准诸如，快速外围组件互联PCIe、非易失性存储器快速标准NVMe、串行高级技术附件SATA等之一。存储装置160可响应于从存储接口150接收的请求，存储从存储接口150接收的数据。存储装置160可响应于从存储接口150接收的请求，通过存储接口150发送存储的数据。存储装置160可包括非易失性存储介质和用于控制非易失性存储介质的控制器。存储装置160可包括硬盘驱动器HDD、固态驱动器SDD等。处理器110可分层次地处理数据。例如，在计算装置100a中使用的用户数据、操作系统的源数据和应用的源数据可存储在存储装置160中。用户数据可包括由操作系统、应用或计算装置100a的用户产生的数据。当处理器110所需的特定数据例如，源数据和或用户数据存储在存储装置160中时，处理器110可从存储装置160读取特定数据，并可将特定数据存储到主存储器140a。当特定数据被更新或修改时，处理器110可将存储在主存储器140a中的特定数据备份到存储装置160。主存储器140a的存储区域中的一些存储区域可被映射到第二高速缓存存储器120。第二高速缓存存储器120的存储区域中的一些存储区域可被映射到第一高速缓存存储器111。在一些实施例中，计算装置100a中的第一高速缓存存储器111和第二高速缓存存储器120中的至少一个可被省略。图2是示出根据本发明构思的一些实施例的主存储器140a的框图。在一些实施例中，主存储器140a可以是基于LRDIMM标准的存储器模块。参照图2，主存储器140a可包括易失性存储器装置210、非易失性存储器装置220、第二控制器230以及第一数据缓冲器241至第八数据缓冲器248。易失性存储器装置210可包括第一易失性存储器211至第四易失性存储器214。第一易失性存储器211至第四易失性存储器214可形成为彼此分开的封装。第一易失性存储器211至第四易失性存储器214可包括动态随机存取存储器。非易失性存储器装置220可包括第一非易失性存储器221至第四非易失性存储器224。第一非易失性存储器221至第四非易失性存储器224可形成为物理上和或逻辑上彼此分离的彼此分开的封装。第一非易失性存储器221至第四非易失性存储器224可以是非易失性存储器装置220中的由不同的地址标识的存储区域。非易失性存储器装置220可包括各种非易失性存储器装置诸如，闪存装置、相变存储器装置、铁电存储器装置、电阻式存储器装置、磁性存储器装置等中的至少一种。第二控制器230可从第一控制器130a接收第一命令和地址CA1、第一时钟信号CK1以及第一控制信号CTRL1。第二控制器230可与第一数据缓冲器241至第八数据缓冲器248通信，以接收和发送第二数据信号DQ2。第二控制器230可根据第一命令和地址CA1、第一时钟信号CK1以及第一控制信号CTRL1访问易失性存储器装置210或非易失性存储器装置220。第二控制器230可将第二命令和地址CA2、第二时钟信号CK2以及第二控制信号CTRL2发送到易失性存储器装置210，并可与易失性存储器装置210通信以接收和发送第三数据信号DQ3。第二控制器230可将第三命令和地址CA3、第三时钟信号CK3以及第三控制信号CTRL3发送到非易失性存储器装置220，并可与非易失性存储器装置220通信以接收和发送第四数据信号DQ4。在一些实施例中，第一命令和地址CA1、第二命令和地址CA2以及第三命令和地址CA3可具有彼此不同的格式。在一些实施例中，第一命令和地址CA1、第二命令和地址CA2以及第三命令和地址CA3中的至少两个可具有相同的格式。例如，第二控制器230与易失性存储器装置210通信的格式可与第二控制器230与非易失性存储器装置220通信的格式不同。第二控制器230可发送第一缓冲器命令CMD_B1，以控制第一数据缓冲器241至第四数据缓冲器244。第二控制器230可发送第二缓冲器命令CMD_B2，以控制第五数据缓冲器245至第八数据缓冲器248。第一数据缓冲器241至第八数据缓冲器248可与数据选通信号DQS同步地与第一控制器130a通信，以发送和接收第一数据信号DQ1。第一数据缓冲器241至第八数据缓冲器248可将从第一控制器130a接收的第一数据信号DQ1作为第二数据信号DQ2发送到第二控制器230。第一数据缓冲器241至第八数据缓冲器248可将从第二控制器230接收的第二数据信号DQ2作为第一数据信号DQ1发送到第一控制器130a。第一数据缓冲器241至第八数据缓冲器248可形成为彼此分开的封装。在一些实施例中，易失性存储器装置210可用作非易失性存储器装置220的高速缓存存储器。非易失性存储器装置220的一些存储空间可被映射到易失性存储器装置210。当由从第一控制器130a接收的第一命令和地址CA1指示的第一存储空间被映射到易失性存储器装置210时，也就是说，当发生高速缓存命中hit时，第二控制器230可将第二命令和地址CA2发送到易失性存储器装置210。易失性存储器装置210可根据第二命令和地址CA2执行写入操作和读取操作。当由从第一控制器130a接收的第一命令和地址CA1指示的第一存储空间未被映射到易失性存储器装置210时，也就是说，当发生高速缓存错过miss时，第二控制器230可将由第一命令和地址CA1指示的第一存储空间映射到易失性存储器装置210。例如，与非易失性存储器装置220的第一存储空间相关联的第二存储空间可在易失性存储器装置210中被确保。当易失性存储器装置210的存储空间不足时，第二控制器230可丢弃discard映射到易失性存储器装置210的其他存储空间的数据，或将另一存储空间的数据回送return到非易失性存储器装置220，以确保易失性存储器装置210的存储空间。当数据存储在非易失性存储器装置220的第一存储空间中时，第二控制器230可将存储在第一存储空间中的数据复制到易失性存储器装置210的第二存储空间。然后，第二控制器230可将第二命令和地址CA2发送到易失性存储器装置210。易失性存储器装置210可响应于第二命令和地址CA2，执行对第二存储空间的写入操作和读取操作。为了释放易失性存储器装置210中的第二存储空间，第二控制器230可检查第二存储空间是否是脏的dirty即，先前被使用的。例如，当执行了对第二存储空间的写入时，第二存储空间可被确定为是脏的。当第二存储空间不是脏的时，第二控制器230可丢弃第二存储空间的数据，以释放第二存储空间。当第二存储空间是脏的时，第二控制器230可将第二存储空间的数据写入非易失性存储器装置220，以回送第二存储空间的数据。在回送第二存储空间之后，第二控制器230可丢弃第二存储空间的数据以释放第二存储空间。在一些实施例中，易失性存储器装置210和非易失性存储器装置220可由第一控制器130a直接访问。例如，当第一命令和地址CA1或第一控制信号CTRL1指示易失性存储器装置210时，第二控制器230可将第二命令和地址CA2、第二时钟信号CK2和或第二控制信号CTRL2发送到易失性存储器装置210。当第一命令和地址CA1或第一控制信号CTRL1指示非易失性存储器装置220时，第二控制器230可将第三命令和地址CA3、第三时钟信号CK3和或第三控制信号CTRL3发送到非易失性存储器装置220。在一些实施例中，易失性存储器、非易失性存储器和数据缓冲器的数量不限于此。易失性存储器的数量或非易失性存储器的数量可等于数据缓冲器的数量。数据缓冲器的数量可被改变为九个或按需增加减少。图3是用于描述第一控制器130a对主存储器140a的读取操作的流程图。参照图1至图3，在操作S110中，第一控制器130a可接收第一读取请求。例如，第一控制器130a可从处理器110接收第一读取请求。在操作S120中，第一控制器130a可将第二读取请求发送到第二控制器230。例如，第一控制器130a可使用第一读取请求生成第二读取请求。第一读取请求的格式可与第二读取请求的格式相同或不同。可从一个第一读取请求生成一个或多个第二读取请求。在操作S130中，第一控制器130a可确定在第一时间段T1在下文中，还称为第一时间T1内是否接收到正常数据。例如，正常数据可包括无错误数据或具有在可校正范围内的错误的可校正数据。可根据用于在第一控制器130a与第二控制器230之间通信的纠错码的类型来确定可校正范围。与正常数据不同，具有错误的数据或具有在可校正范围之外的错误的数据可以是错误数据。当在第一时间T1内接收到正常数据时，在操作S140中，可确定读取成功。第一控制器130a可将接收到的正常数据发送到处理器110。当在第一时间T1内没有接收到正常数据或在第一时间T1内接收到错误数据时，在操作S150中，第一控制器130a可将第二读取请求重新发送到第二控制器230。例如，在操作S150中发送的第二读取请求可与在操作S120中发送的第二读取请求相同。操作S150可被称为读取重试。在操作S160中，第一控制器130a可确定在第二时间段T2在下文中，还称为第二时间T2内是否接收到正常数据。第二时间T2可等于第一时间T1或与第一时间T1不同。当在第二时间T2内接收到正常数据时，在操作S140中，可确定读取成功。当在第二时间T2内没有接收到正常数据时，可执行操作S170。在操作S170中，第一控制器130a可确定第二读取请求是否被重新发送了至少第一值N1的次数N1次。例如，第一控制130a可确定读取重试是否被执行了第一值N1的次数。当读取重试没有被执行第一值N1的次数时，在操作S150中，可执行读取重试。当读取重试被执行第一值N1的次数时，可执行操作S180。在操作S180中，当发生不可纠正的错误时，第一控制器130a可确定读取失败。这防止了第一控制器130a的读取请求陷入无限循环。图4是用于描述根据图3所示的操作方法的读取操作的示例。例如，第一命令和地址CA1可与易失性存储器装置210相关联，并且在易失性存储器装置210中执行的读取操作在图4中被示出。参照图1至图4，处理器110可生成第一读取请求R1。在操作S211中，处理器110可将第一读取请求R1发送到第一控制器130a。第一控制器130a可根据第一读取请求R1生成第二读取请求R2。在操作S212中，第一控制器130a可将第二读取请求R2发送到第二控制器230。第二读取请求R2可作为第一命令和地址CA1被发送到第二控制器230。根据第二读取请求R2的发送，超时控制器131可开始对第一时间T1进行测量或计数图3所示的操作S130。换句话说，在由第一控制器130a发送第二读取请求R2之后和或在由第二控制器230接收到第二读取请求R2时，与第一时间T1相关联的定时器可被开启。第二控制器230可根据第二读取请求R2生成第三读取请求R3。在操作S213中，第二控制器230可将第三读取请求R3发送到易失性存储器装置210。第三读取请求R3可作为第二命令和地址CA2被发送到易失性存储器装置210。例如，第二控制器230可不处理第二读取请求R2，并可将未处理的第二读取请求R2作为第三读取请求R3发送到易失性存储器装置210。在一些实施例中，第二控制器230可将第二读取请求R2处理成适合于易失性存储器装置210的形式，并可将处理后的第二读取请求R2作为第三读取请求R3发送到易失性存储器装置210。易失性存储器装置210可响应于第三读取请求R3执行读取操作RD。从易失性存储器装置210读取的数据可被发送到第二控制器230。在操作S214中，读取操作RD可被完成。第二控制器230可执行第一数据传输DT1，以将从易失性存储器装置210读取的数据发送到第一控制器130a。在操作S215中，第一数据传输DT1可被完成，并且数据可被发送到第一控制器130a。在发送第二读取请求R2之后第一时间T1过去之前，第一控制器130a可从主存储器140a接收数据。例如，接收的数据可以是正常数据。因此，第一控制器130a可确定读取成功。第一控制器130a可执行第二数据传输DT2，以将从第二控制器230接收的数据发送到处理器110。在操作S216中，第二数据传输DT2可被完成，并且数据可被发送到处理器110。处理器110可确定读取完成RC。图5是图3所示的读取操作的示例。参照图1至图3和图5，由于操作S221至操作S223与图4所示的操作S211至S213相同，所以将省略它们的详细描述。当易失性存储器210执行读取操作RD时，在操作S224中，读取的数据可通过第二控制器230和第一数据缓冲器241至第八数据缓冲器248被直接发送到第一控制器130a，而不被第二控制器230控制和缓冲。由于LRDIMM基于动态随机存取存储器DRAM，所以易失性存储器装置210可直接与第一控制器130a通信。操作S226可与图4所示的操作S216相同。当从易失性存储器装置210读取的数据被直接发送到第一控制器130a时，在发送第二读取请求R2之后直到第一控制器130a接收到数据为止的时间可被减少。图6是用于描述根据图3所示的操作方法的读取操作的示例实施例。例如，第一命令和地址CA1可与非易失性存储器装置220相关联。在非易失性存储器装置220中执行的读取操作在图6中被示出。参照图1至图3和图6，处理器110可生成第一读取请求R1。在操作S231中，处理器110可将第一读取请求R1发送到第一控制器130a。第一控制器130a可根据第一读取请求R1生成第二读取请求R2。在操作S232中，第一控制器130a可将第二读取请求R2发送到第二控制器230。第二读取请求R2可作为第一命令和地址CA1被发送到第二控制器230。根据第二读取请求R2的发送，超时控制器131可开始对第一时间T1进行测量或计数图3所示的操作S130。换句话说，在由第一控制器130a发送第二读取请求R2之后和或在由第二控制器230接收到第二读取请求R2时，与第一时间T1相关联的定时器可被开启。第二控制器230可根据第二读取请求R2生成第三读取请求R3。在操作S233中，第二控制器230可将第三读取请求R3发送到非易失性存储器装置220。第三读取请求R3可作为第三命令和地址CA3被发送到非易失性存储器装置220。例如，第二控制器230可不处理第二读取请求R2，并可将未处理的第二读取请求R2作为第三读取请求R3发送到非易失性存储器装置220。在一些实施例中，第二控制器230可将第二读取请求R2处理成适合于非易失性存储器装置220的形式，并可将处理后的第二读取请求R2作为第三读取请求R3发送到非易失性存储器装置220。非易失性存储器装置220可响应于第三读取请求R3执行读取操作RD。从非易失性存储器装置220读取的数据可被发送到第二控制器230。在一个示例性实施例中，非易失性存储器装置220的读取速度可低于易失性存储器装置210的读取速度。从非易失性存储区装置220读取数据所需的时间可长于从易失性存储器装置210读取数据所需的时间。如上所述，LRDIMM基于动态随机存取存储器DRAM。因此，第一时间T1和第二时间T2由动态随机存取存储器DRAM的读取时间确定。第一时间T1和第二时间T2短于非易失性存储器装置220的读取时间。在第一控制器130a在操作S232中发送第二读取请求R2之后直到第一时间T1过去为止，非易失性存储器装置220的读取操作RD可能未完成。在操作S234中，第一控制器130a可将第二读取请求R2重新发送到第二控制器230，以执行读取重试图3所示的操作S150。在第一控制器130a在操作S234中发送第二读取请求R2之后直到第二时间T2过去为止，非易失性存储器装置220的读取操作RD可能未完成。在操作S235中，第一控制器130a可将第二读取请求R2重新发送到第二控制器230，以执行读取重试图3所示的操作S150。在第一控制器130a在操作S235中发送第二读取请求R2之后直到第二时间T2过去为止，非易失性存储器装置220的读取操作RD可能未完成。在操作S236和操作S237中，第一控制器130a可将第二读取请求R2重新发送到第二控制器230，以执行读取重试图3所示的操作S150。直到读取重试被执行了第一值N1的次数为止，非易失性存储器装置220的读取操作RD可能仍未完成。在达到N1次重试之后，第一控制器130a可确定发生读取失败。第一控制器130a可生成错误报告ER。在操作S238中，错误报告ER可被发送到处理器110。处理器110可根据错误报告ER执行错误处置EH。错误处置EH可包括包含已知处理的异常处置诸如，机器检查处置。在操作S239中，非易失性存储器装置220的读取操作RD可被完成，并且数据可被发送到第二控制器230。然而，第一控制器130a可能已经确定发生读取失败。因此，当执行对主存储器140a的非易失性存储器装置220的读取操作时，对主存储器140a的读取操作可由于非易失性存储器装置220的读取速度与易失性存储器装置210的读取速度之间的差异而失败。为了解决这个问题，根据本发明构思的实施例，第一控制器130a可执行读取重试而不限制次数。例如，第一值N1可存储在寄存器132中。根据本发明构思的实施例的第一控制器130a可使存储在寄存器132中的第一值N1无效，或者可将第一值N1设置为无穷大或逻辑上接近无穷大的非常大的数。图7是用于描述根据本发明构思的一些实施例的第一控制器130a的操作方法的流程图。参照图1、图2和图7，在操作S310中，第一控制器130a可接收第一读取请求。例如，第一控制器130a可从处理器110接收第一读取请求。在操作S320中，第一控制器130a可将第二读取请求R2发送到第二控制器230。例如，第一控制器130a可使用第一读取请求生成第二读取请求。第一读取请求的格式可与第二读取请求的格式相同或不同。可从一个第一读取请求生成一个或多个第二读取请求。在操作S330中，第一控制器130a可确定在第一时间T1内是否接收到正常数据。当在第一时间T1内接收到正常数据时，在操作S340中，可确定读取成功。第一控制器130a可将接收到的正常数据发送到处理器110。当在第一时间T1内没有接收到正常数据或在第一时间T1内接收到错误数据时，在操作S350中，第一控制器130a可将第二读取请求重新发送到第二控制器230，以执行读取重试。在操作S360中，第一控制器130a可确定在第二时间T2内是否接收到正常数据。第二时间T2可短于第一时间T1。当在第二时间T2内接收到正常数据时，在操作S340中，可确定读取成功。当在第二时间T2内没有接收到正常数据时，第一控制器130a可在操作S350中执行读取重试。也就是说，第一控制器130a可重新发送读取请求而不限制次数。图8是用于描述根据图7所示的操作方法的读取操作的示例。例如，第一命令和地址CA1可与非易失性存储器装置220相关联，并且在非易失性存储器装置220中执行的读取操作在图8中被示出。参照图1、图2、图7和图8，处理器110可生成第一读取请求R1。在操作S411中，处理器110可将第一读取请求R1发送到第一控制器130a。第一控制器130a可根据第一读取请求R1生成第二读取请求R2。在操作S412中，第一控制器130a可将第二读取请求R2发送到第二控制器230。第二读取请求R2可作为第一命令和地址CA1被发送到第二控制器230。根据第二读取请求R2的发送，超时控制器131可开始对第一时间T1进行测量或计数图7所示的操作S330。第二控制器230可根据第二读取请求R2生成第三读取请求R3。在操作S413中，第二控制器230可将第三读取请求R3发送到非易失性存储器装置220。第三读取请求R3可作为第三命令和地址CA3被发送到非易失性存储器装置220。非易失性存储器装置220可响应于第三读取请求R3执行读取操作RD。从非易失性存储器装置220读取的数据可被发送到第二控制器230。在第一控制器130a在操作S412中发送第二读取请求R2之后直到第一时间T1过去为止，非易失性存储器装置220的读取操作RD可能未完成。在操作S414中，第一控制器130a可将第二读取请求R2重新发送到第二控制器230，以执行读取重试图7所示的操作S350。在第一控制器130a在操作S414中发送第二读取请求R2之后直到第二时间T2过去为止，非易失性存储器装置220的读取操作RD可能未完成。在操作S415中，第一控制器130a可将第二读取请求R2重新发送到第二控制器230，以执行读取重试图7所示的操作S350。类似地，随着第二时间T2过去，在操作S416至操作S418中，第一控制器130a可将第二读取请求R2重新发送到第二控制器230以执行读取重试。当在非易失性存储器装置220中执行读取操作RD的同时，第二控制器230可忽略接收的与读取操作RD相关联的第二读取请求例如，在操作S414至操作S418中接收的第二读取请求。在操作S419中，读取操作RD可在非易失性存储器装置220中被完成，并且读取的数据可被发送到第二控制器230。第二控制器230可执行第一数据传输DT1，以将从非易失性存储器装置220读取的数据发送到第一控制器130a。在操作S420中，第一数据传输DT1可被完成，并且数据可被发送到第一控制器130a。在操作S418中，在发送第二读取请求R2之后在第二时间T2过去之前，第一控制器130a可从主存储器140a接收数据。例如，接收的数据可以是正常数据。因此，第一控制器130a可确定读取成功。第一控制器130a可执行第二数据传输DT2，以将从第二控制器230接收的数据发送到处理器110。在操作S421中，第二数据传输DT2可被完成，并且数据可被发送到处理器110。处理器110可确定读取完成RC。如上所述，由于第一控制器130a可执行读取请求而不限制次数，所以可从非易失性存储器装置220读取正常数据。图9是用于描述根据图7所示的操作方法的读取操作的示例。例如，第一命令和地址CA1可与非易失性存储器装置220相关联，并且易失性存储器装置210被用作非易失性存储器装置220的高速缓存存储器的示例在图9中被示出。参照图1、图2、图7和图9，在操作S431中，处理器110可将第一读取请求R1发送到第一控制器130a。第一控制器130a可根据第一读取请求R1生成第二读取请求R2。在操作S432中，第一控制器130a可将第二读取请求R2发送到第二控制器230。第二读取请求R2可作为第一命令和地址CA1被发送到第二控制器230。根据第二读取请求R2的发送，超时控制器131可开始对第一时间T1进行测量或计数图7所示的操作S330。第二控制器230可确定与第二读取请求R2相关联的存储空间是否被映射到易失性存储器装置210即，是否是高速缓存命中。当与第二读取请求R2相关联的存储空间被映射到易失性存储器装置210时，也就是说，当发生高速缓存命中时，第二控制器230可将第三读取请求R3作为第二命令和地址CA2或第二控制信号CTRL2发送到易失性存储器装置210。易失性存储器装置210的读取操作与参照图4或图5描述的易失性存储器装置210的读取操作相同。因此，将省略它们的详细描述。当与第二读取请求R2相关联的存储空间未被映射到易失性存储器装置210时，也就是说，当发生高速缓存错过时，第二控制器230可将与第二读取请求R2相关联的存储空间映射到易失性存储器装置210。第二控制器230可针对与第二读取请求R2相关联的存储空间生成第三读取请求R3。在操作S433中，第二控制器230可将第三读取请求R3发送到非易失性存储器装置220。第三读取请求R3可作为第三命令和地址CA3被发送到非易失性存储器装置220。非易失性存储器装置220可响应于第三读取请求R3执行读取操作RD。从非易失性存储器装置220读取的数据可被发送到第二控制器230。随着第一时间T1或第二时间T2过去或到期，在操作S434至操作S438中，第一控制器130a可发送第二读取请求R2以执行读取重试。第二读取请求R2可按需要被重复地发送，以产生成功的读取操作。在操作S439中，非易失性存储器装置220的读取操作RD可被成功地完成，并且从非易失性存储器装置220读取的数据可被发送到第二控制器230。当从非易失性存储器装置220发送数据时，在操作S440中，第二控制器230可将写入请求W发送到易失性存储器210。写入请求W可包括从非易失性存储器装置220读取的数据。在一些实施例中，写入请求W可与从非易失性存储器装置220读取的数据一起被发送。例如，写入请求W可作为第二命令和地址CA2被发送到易失性存储器装置210。在一些实施例中，写入请求W可作为第二控制信号CTRL2被发送到易失性存储器装置210。例如，第二控制器230可激活特定控制信号诸如，SAVEn。当特定控制信号被激活时，第二控制器230可将从非易失性存储器装置220读取的数据发送到易失性存储器装置210。易失性存储器装置210可响应于激活的特定控制信号，写入从第二控制器230接收的数据。易失性存储器装置210可根据写入请求W执行写入操作WR。由于易失性存储器装置210执行写入操作WR，所以非易失性存储器装置220的与第二读取请求R2相关联的第一存储空间可被映射或备份到易失性存储器装置210的第二存储空间。在写入操作WR完成之后，在操作S441中，第一控制器130a可将第二读取请求R2发送到第二控制器230。在操作S442中，第二控制器230可响应于在读取操作RD完成之后在操作S441中接收的第二读取请求R2，将第三读取请求R3发送到易失性存储器装置210。第三读取请求R3可请求读取从非易失性存储器装置220映射到易失性存储器装置210的数据。易失性存储器装置210可响应于第三读取请求R3执行读取操作RD。当读取操作RD完成时，在操作S443中，与第二读取请求R2相关联的数据可被发送到第二控制器230。第二控制器230可执行第一数据传输DT1。当执行第一数据传输DT1时，在操作S444中，数据可被发送到第一控制器130a。在操作S441中发送第二读取请求R2之后在第二时间T2过去之前，第一控制器130a可接收与第二读取请求R2相关联的数据。因此，第一控制器130a可确定读取成功图7所示的操作S340。第一控制器130a可执行第二数据传输DT2，以将数据发送到处理器110。当数据被发送时，在操作S445中，处理器110可确定读取完成。图10是图7所示的读取操作的示例。参照图1、图2、图7和图10，由于操作S451至操作S460与图9所示的操作S431至操作S440相同，所以将省略它们的详细描述。在图10的操作S461中，第一控制器130a可将第二读取请求R2发送到第二控制器230。在操作S462中，第二控制器230可响应于第二读取请求R2，将第三读取请求R3发送到易失性存储器装置210。例如，第二控制器230可将从第一控制器130a接收的第二读取请求R2作为第三读取请求R3发送到易失性存储器装置210。当易失性存储器装置210执行读取操作RD时，在操作S463中，读取的数据可通过第二控制器230和第一数据缓冲器241至第八数据缓冲器248直接被发送到第一控制器130a，而不被第二控制器230控制和缓冲。由于LRDIMM基于动态随机存取存储器DRAM，所以易失性存储器装置210可直接与第一控制器130a通信。操作S464可与图9所示的操作S445相同。当从易失性存储器装置210读取的数据被直接发送到第一控制器130a时，在发送第二读取请求R2之后直到第一控制器130a接收到数据为止的时间可被减少。图11是用于描述图7所示的操作方法的应用示例的流程图。参照图1、图2和图11，操作S510至操作S550可与参照图7描述的操作S310至操作S350相同。也就是说，第一控制器130a可执行读取重试而不限制次数。在操作S560中，当在第二时间T2内没有接收到正常数据时，可执行操作S570。在操作S570中，在第二读取请求R2第一次被发送之后，确定第三时间段T3在下文中，还称为第三时间T3是否过去。当第三时间T3没有过去时，在操作S550中，可执行读取重试而不限制次数。当第三时间T3过去时，在操作S580中，第一控制器130a可在发生不可校正的错误时确定读取失败。在一些实施例中，关于第三时间T3的信息可存储在寄存器132中。可根据在非易失性存储器装置220中执行读取操作所需的时间例如，读取时间来确定第三时间T3。例如，第三时间T3可长于读取时间例如，第三时间T3可以是读取时间的两倍或更多倍。图12是在测量第三时间T3的情况下来执行读取操作的示例。与图9相比，在操作S432中，当第一控制器130a将第二读取请求R2发送到第二控制器230时，超时控制器131可开始对第三时间T3进行测量或计数。在一些实施例中，第三时间T3可长于执行对非易失性存储器装置220的读取操作的时间。当超时被测量时，可防止第一控制器130a在由于主存储器140a中的错误引起正常数据没有被读取时重复地执行读取重试。也就是说，可防止在包括第一控制器130a和主存储器140a的存储器系统中发生挂起hang。图13是示出根据本发明构思的一些实施例的计算装置100b的框图。参照图13，计算装置100b可包括处理器110、第二高速缓存存储器120、第一控制器130b、主存储器140b、存储接口150以及存储装置160。处理器110、第二高速缓存存储器120、存储接口150和存储装置160的操作可与参照图1描述的处理器110、第二高速缓存存储器120、存储接口150和存储装置160的操作相同或相似。因此，将省略它们的详细描述。与图1相比，第一控制器130b还可通过系统管理总线SMBus与主存储器140b通信。主存储器140b可包括串行存在检测SPD装置141和寄存器更新器142。SPD装置141可使第一控制器130b知道存在主存储器140b以及使用什么时序来访问主存储器140b。SPD装置141可包括关于主存储器140b的信息。当向第一控制器130b和主存储器140b供电时，第一控制器130b可访问主存储器140b的SPD装置141，以获得关于主存储器140b的信息。基于获得的信息，第一控制器130b可设置或调节用于访问主存储器140b的方法或参数。例如，第一控制器130b可通过系统管理总线SMBus访问SPD装置141。寄存器更新器142可通过系统管理总线SMBus更新第一控制器130b的寄存器132。例如，当第一控制器130b访问主存储器140b的SPD装置141时，第一控制器130b可允许主存储器140b通过系统管理总线SMBus访问寄存器132。在第一控制器130b访问SPD装置141的同时，寄存器更新器142可更新存储在寄存器132中的信息中的一些信息。例如，寄存器更新器142可更新存储在寄存器132中的信息，使得参照图7至图12描述的操作被允许。图14是示出包括SPD装置141和寄存器更新器142的主存储器140b的框图。与图2相比，第二控制器230可包括SPD装置141和寄存器更新器142。SPD装置141可包括在第二控制器230中，或可作为与第二控制器230分离的封装提供，以设置在第二控制器230外部。SPD装置141和寄存器更新器142可通过系统管理总线SMBus与第一控制器130b通信。图15是用于描述主存储器140b更新寄存器132的操作方法的流程图。参照图13至图15，在操作S610中，第二控制器230可检测通电。在操作S620中，第二控制器230的寄存器更新器142可通过系统管理总线SMBus更新存储在寄存器132中的信息。例如，寄存器更新器142可使存储在寄存器132中的次数限制无效或将存储在寄存器132中的次数限制移除。寄存器更新器142可根据非易失性存储器装置220的读取时间，更新存储在寄存器132中的第三时间T3。例如，寄存器更新器142可更新寄存器132，使得第三时间T3长于读取时间。图16是示出根据本发明构思的一些实施例的计算装置100c的框图。参照图16，计算装置100c可包括处理器110、第二高速缓存存储器120、第一控制器130c、主存储器140c、存储接口150和存储装置160。处理器110、第二高速缓存存储器120、存储接口150和存储装置160的操作可与参照图1描述的处理器110、第二高速缓存存储器120、存储接口150和存储装置160的操作相同或相似。因此，将省略它们的详细描述。与图1相比，主存储器140c可将写入错误信号WRCRC输出到第一控制器130c。例如，第一控制器130c可将写入请求发送到主存储器140c。写入请求的写入数据可与由纠错码生成的奇偶校验一起被发送。主存储器140c可通过使用奇偶校验来检查写入数据中是否存在错误。当在写入数据中存在错误时，主存储器140c可启用或者，可选地，激活例如，低电平写入错误信号WRCRC。当写入错误信号WRCRC被启用时，第一控制器130c可重新发送写入请求。主存储器140c可包括写入错误控制器143。如参照图14所述，写入错误控制器143可包括在第二控制器230中。当执行对非易失性存储器装置220的写入时，写入错误控制器143可控制写入错误信号WRCRC。例如，写入错误信号WRCRC可包括ALERTn信号。图17是用于描述第一控制器130c的写入操作的流程图。参照图2、图16和图17，在操作S710中，第一控制器130c可接收第一写入请求。例如，第一控制器130c可从处理器110接收第一写入请求。在操作S720中，第一控制器130c可将第二写入请求发送到第二控制器230。例如，第一控制器130c可使用第一写入请求生成第二写入请求。第一写入请求的格式可与第二写入请求的格式相同或不同。可从一个第一写入请求生成一个或多个第二写入请求。在操作S730中，第一控制器130c可检查写入错误信号WRCRC是否被启用。当写入错误信号WRCRC被禁用或者，可选地，去激活时，在操作S740中，第一控制器130c可确定写入成功。当写入错误信号WRCRC被启用时，在操作S750中，第一控制器130c可执行恢复。例如，第一控制器130c可执行第一控制器130c与主存储器140c之间的通信链路的恢复。恢复可包括ZQ校准、写入训练和或读取训练。在操作S720中，第一控制器130c可重新发送第二写入请求。也就是说，第一控制器130c可执行写入重试而不限制次数。图18是用于描述主存储器140c的写入操作的流程图。参照图2、图16和图18，在操作S810中，第二控制器230可接收第二写入请求。例如，第二控制器230可从第一控制器130c接收第二写入请求作为第一命令和地址CA1。在操作S820中，第二控制器230可确定第二写入请求是否导致对非易失性存储器装置220的写入。当第二写入请求不导致对非易失性存储器装置220的写入时，在操作S830中，第二控制器230可根据第二写入请求执行对易失性存储器装置210的写入操作。当第二写入请求导致对非易失性存储器装置220的写入时，在操作S840中，第二控制器230可激活写入错误信号WRCRC。在操作S850中，第二控制器230可执行对非易失性存储器装置220的写入操作。在对非易失性存储器装置220的写入操作完成之后，当在操作S860中接收到第二写入请求时，在操作S870中，第二控制器230可对写入错误信号WRCRC进行去激活例如，高电平。如参照图6所述，对非易失性存储器装置220的写入操作可需要比对易失性存储器装置210的写入操作长的时间。第一控制器130c可被配置为基于易失性存储器装置210的写入速度来控制主存储器140c。例如，第一控制器130c可将第二写入请求发送到主存储器140c，并可在没有来自主存储器140c的回复例如，写入错误信号WRCRC被禁用时确定写入操作完成。当对非易失性存储器装置220的写入操作没有完成而第一控制器130c确定写入完成时，可能发生写入失败。为了解决这个问题，根据本发明构思的实施例的主存储器140c可将写入错误信号WRCRC保持为启用状态例如，低电平，直到对非易失性存储器装置220的写入操作完成为止。图19是用于描述根据图18所示的操作方法的写入操作的示例。例如，第一命令和地址CA1可与易失性存储器装置210相关联，并且在易失性存储器装置210中执行的写入操作在图19中被示出。参照图2、图16、图18和图19，处理器110可生成第一写入请求W1。在操作S911中，处理器110可将第一写入请求W1发送到第一控制器130c。第一控制器130c可根据第一写入请求W1生成第二写入请求W2。在操作S912中，第一控制器130c可将第二写入请求W2发送到第二控制器230。第二写入请求W2可作为第一命令和地址CA1被发送到第二控制器230。第二控制器230可根据第二写入请求W2生成第三写入请求W3。在操作S913中，第二控制器230可将第三写入请求W3发送到易失性存储器装置210。第三写入请求W3可作为第二命令和地址CA2被发送到易失性存储器装置210。例如，第二控制器230可不处理第二写入请求W2，并可将未处理的第二写入请求W2作为第三写入请求W3发送到易失性存储器装置210。在一些实施例中，第二控制器230可将第二写入请求W2处理成适合于易失性存储器装置210的形式，并可将处理后的第二写入请求W2作为第三写入请求W3发送到易失性存储器装置210。易失性存储器装置210可响应于第三写入请求W3执行写入操作WR。在一些实施例中，如参照图5所述，第一控制器130c可通过第二控制器230和第一数据缓冲器241至第八数据缓冲器248，直接将数据写入到易失性存储器装置210，而不需要第二控制器230的控制或缓冲。当在写入数据中不存在错误时，第二控制器230可将写入错误信号WRCRC保持为高电平的禁用状态。当在写入数据中存在错误时，第二控制器230可将写入错误信号WRCRC控制为可对应于低电平的启用状态。第一控制器130c可根据启用的写入错误信号WRCRC重新发送第二写入请求W2。在一些实施例中，第二控制器230或易失性存储器装置210可检查在写入数据中是否存在错误。当在写入数据中存在错误时，第二控制器230或易失性存储器装置210可启用写入错误信号WRCRC至低电平。例如，从易失性存储器装置210输出的写入错误信号WRCRC可包括在第二控制信号CTRL2中，并可被发送到第二控制器230。第二控制器230可将从易失性存储器装置210接收的写入错误信号WRCRC发送到第一控制器130c。图20是用于描述根据图18所示的操作方法的写入操作的示例。例如，根据第一命令和地址CA1执行的对非易失性存储器装置220的写入操作在图20中被示出。参照图2、图16、图18和图20，处理器110可生成第一写入请求W1。在操作S921中，处理器110可将第一写入请求W1发送到第一控制器130c。第一控制器130c可根据第一写入请求W1生成第二写入请求W2。在操作S922中，第一控制器130c可将第二写入请求W2发送到第二控制器230。第二写入请求W2可作为第一命令和地址CA1被发送到第二控制器230。第二写入请求W2可导致对非易失性存储器装置220的写入操作。因此，当接收到第二写入请求W2时，第二控制器230可启用写入错误信号WRCRC至低电平。第二控制器230可根据第二写入请求W2生成第三写入请求W3。在操作S923中，第二控制器230可将第三写入请求W3发送到非易失性存储器装置220。第三写入请求W3可作为第三命令和地址CA3被发送到非易失性存储器装置220。例如，第二控制器230可不处理第二写入请求W2，并可将未处理的第二写入请求W2作为第三写入请求W3发送到非易失性存储器装置220。在一些实施例中，第二控制器230可将第二写入请求W2处理成适合于非易失性存储器装置220的形式，并可将处理后的第二写入请求W2作为第三写入请求W3发送到非易失性存储器装置220。非易失性存储器装置220可响应于第三写入请求W3执行写入操作WR。当写入错误信号WRCRC被启用时，在操作S924中，第一控制器130c可执行恢复RE。在恢复RE被执行之后，在操作S925中，第一控制器130c可重新发送第二写入请求W2以执行写入重试。当在非易失性存储器装置220中执行写入操作WR时，在操作S926至操作S928中，第一控制器130c可根据启用的写入错误信号WRCRC重复地执行恢复RE和写入重试。在操作S929中，非易失性存储器装置220可通知第二控制器230写入操作WR完成。例如，非易失性存储器装置220可控制就绪忙碌信号RnB，使得就绪忙碌信号RnB指示就绪状态。当就绪忙碌信号RnB指示就绪状态时，非易失性存储器装置220可通知第二控制器230写入操作WR完成。在操作S930中，第一控制器130c可将第二写入请求W2发送到第二控制器230以执行写入重试。在操作S930中，当接收到第二写入请求W2时，第二控制器230可禁用写入错误信号WRCRC至高电平。当写入错误信号WRCRC被禁用时，第一控制器130c可确定写入操作WR完成。如上所述，当执行对非易失性存储器装置220的写入操作WR时，即使没有发生错误，第二控制器230也可启用写入错误信号WRCRC。当写入错误信号WRCRC被启用时，第一控制器130c可重新发送写入请求而不限制次数。因此，第一控制器130c被保持即，第一控制器130c继续等待对非易失性存储器装置220的写入操作WR并且写入错误被防止，直到对非易失性存储器装置220的写入操作WR完成为止。图21是用于描述根据图18所示的操作方法的写入操作的示例时序图。例如，第一命令和地址CA1可与非易失性存储器装置220相关联，并且易失性存储器装置210被用作非易失性存储器装置220的高速缓存存储器的示例在图21中被示出。参照图2、图16、图18和图21，处理器110可生成第一写入请求W1。在操作S941中，处理器110可将第一写入请求W1发送到第一控制器130c。第一控制器130c可根据第一写入请求W1生成第二写入请求W2。在操作S942中，第一控制器130c可将第二写入请求W2发送到第二控制器230。第二写入请求W2可作为第一命令和地址CA1被发送到第二控制器230。第二控制器230可确定与第一命令和地址CA1相关联的存储空间是否被映射到易失性存储器装置210。例如，与第一命令和地址CA1相关联的存储空间可不被映射到易失性存储器装置210。此外，当易失性存储器装置210的空闲存储空间不足以提供与第一命令和地址CA1相关联的存储空间时，可导致对非易失性存储器装置220的写入操作。第二控制器230可选择存储空间中的被映射到易失性存储器装置210的特定存储空间，并可消除选择的特定存储空间的数据。例如，选择的特定存储空间可以是先前已被利用的脏的存储空间。第二控制器230可通过将选择的特定存储空间的数据回送至非易失性存储器装置220，来引起对非易失性存储器装置220的写入操作。在操作S943中，第二控制器230可将针对选择的特定存储空间的读取请求R发送到易失性存储器装置210。读取请求R可作为第二命令和地址CA2或第二控制信号CTRL2被发送到易失性存储器装置210。例如，读取请求R2可作为第二命令和地址CA2被发送到易失性存储器装置210。在一些实施例中，读取请求R可作为第二控制信号CTRL2被发送到易失性存储器装置210。例如，第二控制器230可激活特定的控制信号诸如，SAVEn。当特定的控制信号被激活时，易失性存储器装置210可输出存储的数据诸如，由内部调度指定的位置例如，存储体bank处的数据和或所有数据。第二控制器230可存储从易失性存储器装置210接收的数据。易失性存储器装置210可响应于读取请求R执行读取操作RD。在操作S944中，从易失性存储器装置210读取的数据可被发送到第二控制器230。当从易失性存储器装置210读取选择的存储空间的数据时，在操作S945中，第二控制器230可将第三写入请求W3发送到非易失性存储器装置220。第三写入请求W3可作为第三命令和地址CA3或第三控制信号CTRL3被发送到非易失性存储器装置220。非易失性存储器装置220可响应于第三写入请求W3执行写入操作WR。当非易失性存储器装置220执行写入操作WR时，写入错误信号WRCRC被启用。因此，当非易失性存储器装置220执行写入操作WR时，在操作S946至操作S950中，第一控制器130c可重复地执行写入重试，以发送恢复RE和第二写入请求W2。在一个示例中，响应于确定出空闲空间应当通过第二控制器230读取易失性存储器的数据以及将数据写入到非易失性存储器中来确保，第二控制器230可激活WRCRC。因此，当执行易失性存储器读取时，WRCRC可被激活。在操作S951中，非易失性存储器装置220可通知第二控制器230写入操作WR完成。在写入操作WR完成之后，在操作S952中，第一控制器130c可发送第二写入请求W2以执行写入重试。在对非易失性存储器装置220的写入操作WR完成之后，当接收到第二写入请求W2时操作S952，第二控制器230可禁用写入错误信号WRCRC。在操作S952中，第二控制器230可根据第二写入请求W2，将与第一命令和地址CA1相关联的存储空间映射到易失性存储器装置210。在操作S953中，第二控制器230可将第三写入请求W3发送到易失性存储器装置210。第三写入请求W3可作为第二命令和地址CA2或第二控制信号CTRL2被发送到易失性存储器装置210。易失性存储器装置210可响应于第三写入请求W3执行写入操作WR。图22是图18所示的写入操作的示例时序图。参照图2、图16、图18和图22，由于操作S961至操作S971对应于图21所示的操作S941至操作S951，所以将省略对它们的详细描述。在非易失性存储器装置220中完成写入操作WR之后，在操作S972中，第一控制器130c可将第二写入请求W2发送到第二控制器230。第二控制器230可将第二写入请求W2作为第三写入请求W3发送到易失性存储器装置210。从第一控制器130c发送的数据可通过第二控制器230和第一数据缓冲器241至第八数据缓冲器248被直接发送到易失性存储器装置210，而不被第二控制器230控制和缓冲。由于LRDIMM基于动态随机存取存储器DRAM，所以易失性存储器装置210可直接与第一控制器130c通信。图23是图18所示的写入操作的示例时序图。参照图2、图16、图18和图23，当读取操作RD完成时，第二控制器230可等待而不将第三写入请求W3发送到非易失性存储器装置220。在读取操作RD完成之后，在操作S947中，可从第一控制器130c发送第二写入请求W2。在操作S954中，第二控制器230可响应于第二写入请求W2将第三写入请求W3发送到非易失性存储器装置220。在一些实施例中，在图13和图14中，第二控制器230被描述为包括SPD装置141和寄存器更新器142。此外，在图16中，第二控制器230被描述为包括写入错误控制器143。然而，不限于此，根据本发明构思的示例性实施例的第二控制器230可包括SPD装置141、寄存器更新器142和写入错误控制器143。寄存器更新器142可更新第一控制器130a、130b和130c的寄存器132，以执行读取重试而不限制次数。此外，寄存器更新器142可更新第一控制器130a、130b和130c的寄存器132，以执行写入重试而不限制次数。尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员将清楚，在不脱离由所附权利要求阐述的本发明构思的精神和范围的情况下，可对其进行各种变化和修改。

权利要求：1.一种存储器系统，包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块，非易失性存储器模块包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置，其中，第一控制器被配置为将读取请求发送到第二控制器，其中，在根据所述读取请求的读取操作期间，当从非易失性存储器装置没有接收到正常数据时，第一控制器对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。2.根据权利要求1所述的存储器系统，其中，正常数据包括无错误数据和或具有在可校正范围内的错误的可校正数据，其中，在发送所述读取请求之后，当第一时间段过去而没有接收到正常数据时，第一控制器执行所述读取请求的一次或多次重新发送中的第一次重新发送，其中，在所述读取请求的第一次重新发送之后，当第二时间段过去而没有接收到正常数据时，第一控制器执行所述读取请求的一次或多次重新发送中的第二次重新发送。3.根据权利要求2所述的存储器系统，其中，第二时间段短于第一时间段。4.根据权利要求1所述的存储器系统，其中，正常数据包括无错误数据和或具有在可校正范围内的错误的可校正数据，其中，响应于接收到所述读取请求，第二控制器从非易失性存储器装置和易失性存储器装置之一读取包括正常数据和或不可校正数据的数据。5.根据权利要求4所述的存储器系统，其中，在第二控制器从非易失性存储器装置读取所述数据的同时，第二控制器忽略所述读取请求的一次或多次重新发送。6.根据权利要求5所述的存储器系统，其中，在从非易失性存储器装置读取所述数据之后，响应于所述读取请求的一次或多次重新发送中的至少一次重新发送，被读取的所述数据被发送到第一控制器。7.根据权利要求1所述的存储器系统，其中，在执行所述读取请求的一次或多次重新发送中的第一次重新发送之后，当第三时间段过去而没有接收到正常数据时，第一控制器确定读取失败。8.根据权利要求7所述的存储器系统，其中，正常数据包括无错误数据和或具有在可校正范围内的错误的可校正数据，其中，第三时间段长于第二控制器从非易失性存储器装置读取包括正常数据和或不可校正数据的数据的时间段。9.根据权利要求1所述的存储器系统，其中，第一控制器包括：寄存器，存储第一控制器执行所述读取请求的一次或多次重新发送的次数的限制，其中，第二控制器被配置为修改所述限制。10.根据权利要求9所述的存储器系统，其中，第二控制器包括串行存在检测装置，其中，第二控制器被配置为：当第一控制器访问串行存在检测装置时，修改所述限制。11.根据权利要求9所述的存储器系统，其中，第二控制器被配置为通过系统管理总线修改所述限制。12.根据权利要求1所述的存储器系统，其中，第一控制器将写入请求发送到第二控制器，其中，在根据所述写入请求的写入操作期间，当第二控制器将写入数据写入到非易失性存储器装置时，第二控制器激活提供给第一控制器的写入错误信号。13.根据权利要求12所述的存储器系统，其中，响应于所述写入请求，第二控制器执行对易失性存储器装置和非易失性存储器装置之一的写入，其中，当根据所述写入请求对非易失性存储器装置的写入完成时，第二控制器对写入错误信号进行去激活。14.根据权利要求12所述的存储器系统，其中，当写入错误信号被激活时，第一控制器将所述写入请求重新发送到第二控制器。15.根据权利要求12所述的存储器系统，其中，在将写入数据写入到非易失性存储器装置完成之后，第二控制器在接收到已被重新发送的所述写入请求时对写入错误信号进行去激活。16.根据权利要求15所述的存储器系统，其中，在写入数据被写入到非易失性存储器装置的同时，第二控制器忽略已被重新发送的所述写入请求。17.一种存储器模块，包括：易失性存储器装置；非易失性存储器装置；控制器，被配置为控制易失性存储器装置和非易失性存储器装置，其中，在写入操作期间，响应于写入请求，控制器执行对易失性存储器装置和非易失性存储器装置之一的写入，其中，在执行对非易失性存储器装置的写入时，控制器激活输出到外部装置的写入错误信号。18.根据权利要求17所述的存储器模块，其中，在执行对非易失性存储器装置的写入的同时，控制器忽略正被重新发送的所述写入请求。19.根据权利要求17所述的存储器模块，其中，在读取操作期间，响应于读取请求，控制器执行对易失性存储器装置和非易失性存储器装置之一的读取，其中，在执行对非易失性存储器装置的读取的同时，控制器忽略正被重新发送的所述读取请求。20.一种操作被配置为与控制器通信的存储器模块的方法，所述方法包括：检测通电；通过系统管理总线更新控制器的寄存器的值以执行读取重试，而不限制读取重试被执行的次数。

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