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摘要：本发明公开了一种可逆加减计数电路及其切换方法，包含n个触发器、n个多路选择器A、n‑1个多路选择器B、第一信号处理电路和第二信号处理电路。本发明多位计数器的触发器共用一组加减切换电路，电路结构更加的间接，且减少了元器件的数量，降低了电路的设计成本，而且整个电路仅仅需要一个外部控制信号即完成了加减法的切换，控制逻辑简单。

主权项：1.一种可逆加减计数电路，其特征在于：包含n个触发器、n个多路选择器A、n-1个多路选择器B、第一信号处理电路和第二信号处理电路，n为自然数，对于n个触发器中第i个触发器，i=1、2、…、n，第i个触发器的输出Qi与第i个多路选择器A的0端连接，第i个触发器的输出QBi与第i个多路选择器A的1端连接，第i个多路选择器A的输出端与第i个触发器的输入Di连接，对于n-1个触发器中第j个触发器，j=1、2、…、n-1，第j个触发器的输出Q与第j个多路选择器B的0端连接，第j个触发器的输出QBj与第j个多路选择器B的1端连接，第j个多路选择器B的输出端与第j+1个触发器的输入CLKj连接，第一信号处理电路的输出端输出第一内部控制信号SD并与n个多路选择器A的S端连接，第二信号处理电路的输出端输出第二内部控制信号SCLK并与n-1个多路选择器B的S端连接；所述第一信号处理电路包含同或逻辑门G1、延时器Y1和延时器Y2，同或逻辑门G1的第一输入端连接外部控制信号Smain，同或逻辑门G1的第二输入端连接第一延时器Y1的一端，第一延时器Y1的另一端连接第二内部控制信号SCLK，同或逻辑门G1的输出端连接延时器Y2的一端，延时器Y2的另一端输出第一内部控制信号SD；所述第一内部控制信号SD为低电平时，触发器处于保持状态，第一内部控制信号SD为高电平时，触发器处于计数状态；所述第二信号处理电路包含与非逻辑门G2、与非逻辑门G3、与非逻辑门G4、与非逻辑门G5、非逻辑门G6、非逻辑门G7、延时器Y3和延时器Y4，与非逻辑门G2的第一输入端与非逻辑门G7的输入端连接并连接外部控制信号Smain，非逻辑门G7的输出端与与非逻辑门G3的第一输入端连接，非逻辑门G6的输入端连接第一内部控制信号SD，非逻辑门G6的输出端与延时器Y3的一端连接，延时器Y3的另一端与与非逻辑门G2的第二输入端和与非逻辑门G3的第二输入端连接，与非逻辑门G2的输出端与与非逻辑门G4的第一输入端连接，与非逻辑门G3的输出端与与非逻辑门G5的第一输入端连接，与非逻辑门G4的输出端与延时器Y4的一端和与非逻辑门G5的第二输入端连接，与非逻辑门G5的输出端与与非逻辑门G4的第二输入端连接，延时器Y4的输出端输出第二内部控制信号SCLK；所述第二内部控制信号SCLK为高电平时，触发器处于加法计数状态，第二内部控制信号SCLK为低电平时，触发器处于减法计数状态。

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