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申请/专利权人：中国人民解放军国防科技大学

摘要：本发明公开了一种用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法，本发明用于高速互连网络接口芯片的PIO通信装置包括读写仲裁逻辑、PIO写控制状态机、PIO读控制状态机、描述符组合逻辑、读应答接收逻辑、目标地址选择器mux0和BAR空间编码选择器mux1，本发明通过读写仲裁逻辑、PIO写控制状态机、PIO读控制状态机、描述符组合逻辑、读应答接收逻辑、目标地址选择器mux0和BAR空间编码选择器mux1的配合，能够将PCIEIP事务层的PIO读写请求进行解析并生成高速互连网络接口芯片核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。

主权项：1.一种用于高速互连网络接口芯片的PIO通信装置，其特征在于包括：读写仲裁逻辑（1），用于从PCIEIP事务层接收PIO读请求和PIO写请求，对读写请求进行仲裁分发；PIO写控制状态机（2），用于从读写仲裁逻辑（1）接收PIO写请求使能、BAR空间编码、目标偏移地址、长度和数据，根据写请求BAR空间编码，判断写请求的目标基址，并将写请求发送给对应目标；描述符组合逻辑（3），用于从PIO写控制状态机（2）接收写请求，在完成描述符的组合后，将完整描述符发送给高速互连网络接口芯片核心逻辑；PIO读控制状态机（4），用于从读写仲裁逻辑（1）接收PIO读请求使能、BAR空间编码、目标偏移地址、长度和Tag号，将读请求发送给高速互连网络接口芯片核心逻辑和读应答接收逻辑（5）；目标地址选择器mux0，用于根据读写仲裁逻辑（1）的仲裁结果将PIO写控制状态机（2）或PIO读控制状态机（4）发送的目标偏移地址发送给高速互连网络接口芯片核心逻辑；BAR空间编码选择器mux1，用于根据读写仲裁逻辑（1）的仲裁结果将PIO写控制状态机（2）或PIO读控制状态机（4）发送的BAR空间编址发送给高速互连网络接口芯片核心逻辑；读应答接收逻辑（5），用于从高速互连网络接口芯片寄存器读应答接收读应答数据、从PIO读控制状态机（4）接收待返回读请求，经过数据组合后，将请求完成数据和相关信息以PIO读应答的方式返回给PCIEIP事务层。

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