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申请/专利权人：华虹半导体(无锡)有限公司
申请日：2023-10-10
公开（公告）日：2024-01-16
公开（公告）号：CN117410312A
专利技术分类：..按其形状区分的；按各半导体区域的形状、相对尺寸或配置区分的[2006.01]
专利摘要：本申请提供一种MOS器件，包括：衬底、多个MOS单元、多个第一重掺杂区、浅沟槽隔离结构、衬底引出端和第一金属硅化物阻挡层，各MOS单元均包括：两个轻掺杂漏区、一个多晶硅层和两个第二重掺杂区，其中，第二重掺杂区分别用作源端和漏端。本申请通过在MOS单元的漏端的有源区中引入第一重掺杂区，以将漏端分割成第一子漏端和第二子漏端，并且第一重掺杂区下方无轻掺杂漏区，通过适当调整第一重掺杂区与第一子漏端、第二子漏端间的间距可以改变击穿电压，此时ESD电流的路径发生改变，轻掺杂漏区的影响可以忽略，该结构不仅可以降低NMOS的触发电压，还可以提高NMOS的HBM能力，同时还保留NMOS的驱动能力。
专利权项：1.一种MOS器件，其特征在于，包括：衬底、多个MOS单元、多个第一重掺杂区、呈环状的浅沟槽隔离结构、呈环状的衬底引出端和第一金属硅化物阻挡层，其中，部分所述MOS单元位于所述衬底中，其余所述MOS单元位于所述衬底表面；各所述第一重掺杂区对应地位于各所述MOS单元的漏端的有源区中；所述衬底引出端位于所述衬底中且环绕所述MOS单元设置；所述浅沟槽隔离结构位于所述衬底引出端和最外围的MOS单元之间的衬底中；其中，各所述MOS单元均包括：两个轻掺杂漏区、一个多晶硅层和两个第二重掺杂区，其中，所述第二重掺杂区分别位于对应的所述轻掺杂漏区中，以分别用作MOS单元的源端和漏端，所述多晶硅层位于两个所述第二重掺杂区之间的衬底表面；所述第一金属硅化物阻挡层覆盖作为漏端的所述第二重掺杂区和所述多晶硅层构成的台阶表面；其中，相邻的两个所述MOS单元共用一个源端或者一个漏端，所述第一重掺杂区将各所述MOS单元的漏端分割成第一子漏端和第二子漏端，并且所述第一重掺杂区与所述第一子漏端、所述第二子漏端均保持一定间距。
百度查询： 华虹半导体(无锡)有限公司 MOS器件
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