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申请/专利权人:长鑫存储技术有限公司
摘要:本公开涉及半导体电路设计领域,特别涉及一种存储器及写入测试方法,存储器包括:信号接收电路,在测试模式下,在时钟信号的两个时钟周期内,当片选信号有效时,基于时钟信号的第一个有效沿采样得到的为压缩写入命令,在片选信号无效时,信号接收电路基于时钟信号的第二个有效沿采样得到的为压缩写入列地址,压缩写入命令用于指示存储器执行压缩写入操作;命令解码器,接收并解码压缩写入命令以生成第一标识信号;地址锁存模块,接收压缩写入列地址基于第一标识信号将压缩写入列地址输出;第一写入数据通道,响应于第一标识信号将压缩写入数据写入至压缩写入列地址对应的存储单元,以减少DRAM的测试时间,从而降低对DRAM的测试成本。
主权项:1.一种存储器,其特征在于,包括:信号接收电路,在测试模式下,在时钟信号的两个时钟周期内,当所述片选信号有效时,基于所述时钟信号的第一个有效沿采样得到的为压缩写入命令,在所述片选信号无效时,所述信号接收电路基于所述时钟信号的第二个有效沿采样得到的为压缩写入列地址,其中,所述压缩写入命令用于指示所述存储器执行压缩写入操作;命令解码器,接收所述压缩写入命令,被配置为,解码所述压缩写入命令以生成第一标识信号;地址锁存模块,接收所述压缩写入列地址,被配置为,基于所述第一标识信号将所述压缩写入列地址输出;第一写入数据通道,被配置为,响应于所述第一标识信号,将压缩写入数据写入至所述压缩写入列地址对应的存储单元。
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