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申请/专利权人：重庆邮电大学

摘要：本发明请求保护一种用于电源芯片的带隙基准电路，包括启动电路、带隙基准核心电路及温度补偿电路。本发明采用电流镜及电流源的嵌位技术使得NPN三极管Q1及NPN三极管Q4具有相同的集电极电压及相同的基极电压，使得电阻R5支路及电阻R6支路上流过相等的正温度系数电流，进而在电阻R4与电阻R5上产生正温度系数电压并与NPN三极管Q2的基极‑发射极电压产生一阶带隙基准电压；采用NPN三极管的基极与发射极短接技术获得反偏PN结，利用反偏PN结的饱和电流产生高阶温度补偿电流并对一阶带隙基准电压进行高阶温度补偿，从而实现一种用于电源芯片的高性能带隙基准电路。

主权项：1.一种用于电源芯片的带隙基准电路，其特征在于，包括：启动电路1、带隙基准核心电路2及温度补偿电路3，其中，所述启动电路1的信号输出端接所述带隙基准核心电路2的启动信号输入端，所述温度补偿电路3的信号输出端接所述带隙基准核心电路2的电信号输入端，所述带隙基准核心电路2的信号输出端接所述启动电路1的信号输入端；所述启动电路1为所述带隙基准核心电路2提供启动信号，所述带隙基准核心电路2产生正温度系数电压并与具有负温度系数的NPN三极管基极-发射极电压进行加权获得一阶带隙基准电压VREF1，所述温度补偿电路3通过PMOS管M16给所述带隙基准核心电路2提供高阶温度系数的电流并对带隙基准参考电压进行补偿，从而获得高阶温度补偿的带隙基准参考电压；所述启动电路1包括：PMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5以及电阻R1，其中PMOS管M1的源极与外部电源VDD相连，PMOS管M1的栅极分别与PMOS管M1的漏极以及电阻R1的一端相连，电阻R1的另一端分别与NMOS管M5的栅极以及NMOS管M2的漏极相连，NMOS管M2的源极与NMOS管M3的漏极相连，NMOS管M3的栅极分别与NMOS管M4的栅极以及使能端EN相连，NMOS管M3的源极分别与NMOS管M4的源极以及外部地GND相连，NMOS管M5的源极与NMOS管M4的漏极相连；所述带隙基准核心电路2包括：PMOS管M6、PMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、PMOS管M12、NMOS管M13、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3及NPN三极管Q4，其中PMOS管M6的源极分别与PMOS管M9的源极、PMOS管M11的源极以及外部电源VDD相连，PMOS管M6的漏极与PMOS管M7的源极相连，PMOS管M7的漏极分别与PMOS管M6的栅极、PMOS管M9的栅极、PMOS管M11的栅极以及电阻R2的一端相连，电阻R2的另一端分别与NMOS管M5的漏极、NMOS管M8的漏极、PMOS管M7的栅极、PMOS管M10的栅极以及PMOS管M12的栅极相连，NMOS管M8的源极与NPN三极管Q1的集电极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的源极分别与NMOS管M2的栅极以及电阻R3的一端相连，电阻R3的另一端分别与NMOS管M8的栅极、电阻R4的一端、NMOS管M13的栅极以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端相连，电阻R6的一端以及PMOS管M16的漏极相连，电阻R5的另一端分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及电阻R7的一端相连，电阻R7的另一端分别与NPN三极管Q2的集电极以及NPN三极管Q3的基极相连，电阻R6的另一端分别与NPN三极管Q4的基极以及NPN三极管Q3的集电极相连，NPN三极管Q3的发射极与电阻R8的一端相连，电阻R8的另一端分别与NPN三极管Q1的发射极、NPN三极管Q2的发射极、NPN三极管Q4的发射极以及外部地GND相连，PMOS管M11的漏极与PMOS管M12的源极相连，PMOS管M12的漏极与NMOS管M13的漏极相连，NMOS管M13的源极与NPN三极管Q4的集电极相连；所述温度补偿电路3包括：PMOS管M13、PMOS管M14、PMOS管M15、PMOS管M16及NPN三极管Q5，其中PMOS管M13的源极分别与PMOS管M15的源极以及外部电源VDD相连，PMOS管M13的栅极分别与PMOS管M13的漏极、PMOS管M14的源极以及PMOS管M15的栅极相连，PMOS管M14的栅极分别与PMOS管M16的栅极、PMOS管M14的漏极以及NPN三极管Q5的集电极相连，NPN三极管Q5的基极分别与NPN三极管Q5的发射极以及外部地GND相连，PMOS管M15的漏极与PMOS管M16的源极相连；所述带隙基准核心电路2中，所有NPN三极管的基极电流Ib均忽略，NPN三极管Q1与NPN三极管Q2完全一样且具有相同的集电极电流，NPN三极管Q4的发射极面积是NPN三极管Q1的α倍，PMOS管M11的沟道宽长比是PMOS管M6的α倍，PMOS管M12的沟道宽长比是PMOS管M7的α倍，NMOS管M13的沟道宽长比是NMOS管M8的α倍，从而使得NPN三极管Q1与NPN三极管Q4具有相同的集电极电压及相同的基极电压；同时，电阻R5与电阻R6完全一样，PMOS管M9的沟道宽长比是PMOS管M6的2倍，PMOS管M10的沟道宽长比是PMOS管M7的2倍，NPN三极管Q3的发射极面积是NPN三极管Q2的N倍，NPN三极管Q1的集电极电流IC1、NPN三极管Q2的集电极电流IC2、NPN三极管Q3的集电极电流IC3与流过电阻R4的电流IR4有IR4＝2IC1＝2IC2＝2IC3＝2kTlnN[qR7+R8]，其中k为波尔兹曼常数，T为绝对温度，q为电子电荷量，R7为电阻R7的阻值，R8为电阻R8的阻值；流过电阻R4的电流IR4在带隙基准输出端VREF产生的一阶带隙电压VREF1为其中VBE2为NPN三极管Q2的基极-发射极电压，R4为电阻R4的阻值，R5为电阻R5的阻值。

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