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申请/专利权人：北京大学
摘要：本发明提供一种ANNSNN加速器及ANNSNN神经元加速计算方法，加速器包括M个神经计算核，每个神经计算核包括Q个神经元；还包括寄存器堆、SRAM、膜电位累积器、发射器及神经元封装模块，其中，神经元封装模块用于当神经计算核需同时接收大于单个神经元扇入阈值的输入时，通过将N个神经元封装为神经元封装组，通过神经元封装组内的第一个神经元提取W个输入，并根据SRAM中所述第一个神经元的存储位置，以获得所述第一个神经元中各突触的权重参数，按照预设间隔将W个输入划分为多个输入批数据，将输入批数据发送到膜电位累加器中与权重参数进行运算，并将运算后的膜电位传递到神经元封装组内的下一个神经元用于下一组W个输入的运算，直至N个神经元完成运算。本发明利用神经元封装技术，可大幅扩展每个神经元可接收的扇入数量。
主权项：1.一种ANNSNN加速器，包括M个神经计算核，每个所述神经计算核包括Q个神经元，其特征在于，所述ANNSNN加速器还包括寄存器堆、SRAM、膜电位累积器、发射器、神经元封装模块；所述寄存器堆用于存储神经元的操作状态及本征参数，每个所述神经元集成W个突触，W个所述突触用于接收所述神经元的W个输入参数，所述本征参数包括每个神经元的扇入阈值W；所述SRAM用于存储神经元各突触的位置信息及各所述突触的权重参数；所述膜电位累积器用于对所述输入参数及所述权重参数进行对应运算；所述发射器用于激活所述膜电位累加器的膜电压及发射电压脉冲；所述神经元封装模块用于当所述神经计算核需同时接收大于单个神经元扇入阈值W的输入时，通过将N个神经元封装为神经元封装组，通过所述神经元封装组内的第一个神经元提取W个输入，并根据SRAM中所述第一个神经元的存储位置，得到所述第一个神经元中各突触的权重参数，按照预设间隔将W个输入划分为多个输入批数据，将所述输入批数据发送到膜电位累加器中与所述权重参数进行运算，并将运算后的膜电位传递到所述神经元封装组内的下一个神经元用于下一组W个输入的运算，直至N个神经元完成运算。
全文数据：
权利要求：
百度查询： 北京大学 一种ANN/SNN加速器及ANN/SNN神经元加速计算方法
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