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申请/专利权人：中国人民解放军国防科技大学
摘要：本申请涉及残差SNN硬件加速器和方法，通过针对残差SNN网络中的核心模块，即脉冲残差模块在FPGA芯片上进行硬件实现并加速，配合片外的DDR内存设计了新的残差SNN硬件加速器整体实现方案，结合SNN多时间步计算的特点，设计了多个时间步下图像逐行输入与计算的技术手段，来克服SNN网络算法中特征图尺寸过大，难以将特征图与SNN的神经元状态全部缓存于片上的现实问题，大幅提高了数据处理加速性能。
主权项：1.一种残差SNN硬件加速器，其特征在于，包括DDR内存和部署在FPGA芯片的残差SNN网络的脉冲残差模块，所述脉冲残差模块包括输入缓冲、短路路径单元、残差路径单元、加法器、卷积激活模块、输出FIFO以及控制逻辑与寄存器单元；所述DDR内存分别连接所述输入缓冲、所述短路路径单元、所述残差路径单元和所述输出FIFO，所述DDR内存用于按照设定的数据排布方式与读写顺序存储所述脉冲残差模块的输入特征图、输出特征图和网络权重；所述输入缓冲、所述短路路径单元、所述残差路径单元、所述加法器、所述卷积激活模块和所述输出FIFO依次连接，并用于按照逐行多时间步计算策略执行对输入特征图的计算处理后输出相应的输出特征图，所述控制逻辑与寄存器单元用于配置所述脉冲残差模块工作在逐行多时间步模式并将所述脉冲残差模块配置为需要加速的残差模块的规格；其中，所述短路路径单元和所述残差路径单元均采用两阶流水线的卷积计算结构；所述短路路径单元包括依次连接的最大池化模块、中间输出FIFO、中间输入缓冲和无激活模块的1×1卷积层，所述残差路径单元包括依次连接的含激活模块的3×3卷积层、中间输出FIFO、中间输入缓冲和无激活模块的3×3卷积层，所述加法器的输入通道分别连接无激活模块的所述1×1卷积层和所述3×3卷积层的输出通道。
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权利要求：
百度查询： 中国人民解放军国防科技大学 残差SNN硬件加速器和方法
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